jspc29.x-matter.uni-frankfurt.de Git - mvd_firmware.git/blob

   1 /**\r
   2   ******************************************************************************\r
   3   * @file    stm32f10x_dma.c\r
   4   * @author  MCD Application Team\r
   5   * @version V3.5.0\r
   6   * @date    11-March-2011\r
   7   * @brief   This file provides all the DMA firmware functions.\r
   8   ******************************************************************************\r
   9   * @attention\r
  10   *\r
  11   * THE PRESENT FIRMWARE WHICH IS FOR GUIDANCE ONLY AIMS AT PROVIDING CUSTOMERS\r
  12   * WITH CODING INFORMATION REGARDING THEIR PRODUCTS IN ORDER FOR THEM TO SAVE\r
  13   * TIME. AS A RESULT, STMICROELECTRONICS SHALL NOT BE HELD LIABLE FOR ANY\r
  14   * DIRECT, INDIRECT OR CONSEQUENTIAL DAMAGES WITH RESPECT TO ANY CLAIMS ARISING\r
  15   * FROM THE CONTENT OF SUCH FIRMWARE AND/OR THE USE MADE BY CUSTOMERS OF THE\r
  16   * CODING INFORMATION CONTAINED HEREIN IN CONNECTION WITH THEIR PRODUCTS.\r
  17   *\r
  18   * <h2><center>&copy; COPYRIGHT 2011 STMicroelectronics</center></h2>\r
  19   ******************************************************************************\r
  20   */\r
  21 \r
  22 /* Includes ------------------------------------------------------------------*/\r
  23 #include "stm32f10x_dma.h"\r
  24 #include "stm32f10x_rcc.h"\r
  25 \r
  26 /** @addtogroup STM32F10x_StdPeriph_Driver\r
  27   * @{\r
  28   */\r
  29 \r
  30 /** @defgroup DMA \r
  31   * @brief DMA driver modules\r
  32   * @{\r
  33   */ \r
  34 \r
  35 /** @defgroup DMA_Private_TypesDefinitions\r
  36   * @{\r
  37   */ \r
  38 /**\r
  39   * @}\r
  40   */\r
  41 \r
  42 /** @defgroup DMA_Private_Defines\r
  43   * @{\r
  44   */\r
  45 \r
  46 \r
  47 /* DMA1 Channelx interrupt pending bit masks */\r
  48 #define DMA1_Channel1_IT_Mask    ((uint32_t)(DMA_ISR_GIF1 | DMA_ISR_TCIF1 | DMA_ISR_HTIF1 | DMA_ISR_TEIF1))\r
  49 #define DMA1_Channel2_IT_Mask    ((uint32_t)(DMA_ISR_GIF2 | DMA_ISR_TCIF2 | DMA_ISR_HTIF2 | DMA_ISR_TEIF2))\r
  50 #define DMA1_Channel3_IT_Mask    ((uint32_t)(DMA_ISR_GIF3 | DMA_ISR_TCIF3 | DMA_ISR_HTIF3 | DMA_ISR_TEIF3))\r
  51 #define DMA1_Channel4_IT_Mask    ((uint32_t)(DMA_ISR_GIF4 | DMA_ISR_TCIF4 | DMA_ISR_HTIF4 | DMA_ISR_TEIF4))\r
  52 #define DMA1_Channel5_IT_Mask    ((uint32_t)(DMA_ISR_GIF5 | DMA_ISR_TCIF5 | DMA_ISR_HTIF5 | DMA_ISR_TEIF5))\r
  53 #define DMA1_Channel6_IT_Mask    ((uint32_t)(DMA_ISR_GIF6 | DMA_ISR_TCIF6 | DMA_ISR_HTIF6 | DMA_ISR_TEIF6))\r
  54 #define DMA1_Channel7_IT_Mask    ((uint32_t)(DMA_ISR_GIF7 | DMA_ISR_TCIF7 | DMA_ISR_HTIF7 | DMA_ISR_TEIF7))\r
  55 \r
  56 /* DMA2 Channelx interrupt pending bit masks */\r
  57 #define DMA2_Channel1_IT_Mask    ((uint32_t)(DMA_ISR_GIF1 | DMA_ISR_TCIF1 | DMA_ISR_HTIF1 | DMA_ISR_TEIF1))\r
  58 #define DMA2_Channel2_IT_Mask    ((uint32_t)(DMA_ISR_GIF2 | DMA_ISR_TCIF2 | DMA_ISR_HTIF2 | DMA_ISR_TEIF2))\r
  59 #define DMA2_Channel3_IT_Mask    ((uint32_t)(DMA_ISR_GIF3 | DMA_ISR_TCIF3 | DMA_ISR_HTIF3 | DMA_ISR_TEIF3))\r
  60 #define DMA2_Channel4_IT_Mask    ((uint32_t)(DMA_ISR_GIF4 | DMA_ISR_TCIF4 | DMA_ISR_HTIF4 | DMA_ISR_TEIF4))\r
  61 #define DMA2_Channel5_IT_Mask    ((uint32_t)(DMA_ISR_GIF5 | DMA_ISR_TCIF5 | DMA_ISR_HTIF5 | DMA_ISR_TEIF5))\r
  62 \r
  63 /* DMA2 FLAG mask */\r
  64 #define FLAG_Mask                ((uint32_t)0x10000000)\r
  65 \r
  66 /* DMA registers Masks */\r
  67 #define CCR_CLEAR_Mask           ((uint32_t)0xFFFF800F)\r
  68 \r
  69 /**\r
  70   * @}\r
  71   */\r
  72 \r
  73 /** @defgroup DMA_Private_Macros\r
  74   * @{\r
  75   */\r
  76 \r
  77 /**\r
  78   * @}\r
  79   */\r
  80 \r
  81 /** @defgroup DMA_Private_Variables\r
  82   * @{\r
  83   */\r
  84 \r
  85 /**\r
  86   * @}\r
  87   */\r
  88 \r
  89 /** @defgroup DMA_Private_FunctionPrototypes\r
  90   * @{\r
  91   */\r
  92 \r
  93 /**\r
  94   * @}\r
  95   */\r
  96 \r
  97 /** @defgroup DMA_Private_Functions\r
  98   * @{\r
  99   */\r
 100 \r
 101 /**\r
 102   * @brief  Deinitializes the DMAy Channelx registers to their default reset\r
 103   *         values.\r
 104   * @param  DMAy_Channelx: where y can be 1 or 2 to select the DMA and\r
 105   *   x can be 1 to 7 for DMA1 and 1 to 5 for DMA2 to select the DMA Channel.\r
 106   * @retval None\r
 107   */\r
 108 void DMA_DeInit(DMA_Channel_TypeDef* DMAy_Channelx)\r
 109 {\r
 110   /* Check the parameters */\r
 111   assert_param(IS_DMA_ALL_PERIPH(DMAy_Channelx));\r
 112   \r
 113   /* Disable the selected DMAy Channelx */\r
 114   DMAy_Channelx->CCR &= (uint16_t)(~DMA_CCR1_EN);\r
 115   \r
 116   /* Reset DMAy Channelx control register */\r
 117   DMAy_Channelx->CCR  = 0;\r
 118   \r
 119   /* Reset DMAy Channelx remaining bytes register */\r
 120   DMAy_Channelx->CNDTR = 0;\r
 121   \r
 122   /* Reset DMAy Channelx peripheral address register */\r
 123   DMAy_Channelx->CPAR  = 0;\r
 124   \r
 125   /* Reset DMAy Channelx memory address register */\r
 126   DMAy_Channelx->CMAR = 0;\r
 127   \r
 128   if (DMAy_Channelx == DMA1_Channel1)\r
 129   {\r
 130     /* Reset interrupt pending bits for DMA1 Channel1 */\r
 131     DMA1->IFCR |= DMA1_Channel1_IT_Mask;\r
 132   }\r
 133   else if (DMAy_Channelx == DMA1_Channel2)\r
 134   {\r
 135     /* Reset interrupt pending bits for DMA1 Channel2 */\r
 136     DMA1->IFCR |= DMA1_Channel2_IT_Mask;\r
 137   }\r
 138   else if (DMAy_Channelx == DMA1_Channel3)\r
 139   {\r
 140     /* Reset interrupt pending bits for DMA1 Channel3 */\r
 141     DMA1->IFCR |= DMA1_Channel3_IT_Mask;\r
 142   }\r
 143   else if (DMAy_Channelx == DMA1_Channel4)\r
 144   {\r
 145     /* Reset interrupt pending bits for DMA1 Channel4 */\r
 146     DMA1->IFCR |= DMA1_Channel4_IT_Mask;\r
 147   }\r
 148   else if (DMAy_Channelx == DMA1_Channel5)\r
 149   {\r
 150     /* Reset interrupt pending bits for DMA1 Channel5 */\r
 151     DMA1->IFCR |= DMA1_Channel5_IT_Mask;\r
 152   }\r
 153   else if (DMAy_Channelx == DMA1_Channel6)\r
 154   {\r
 155     /* Reset interrupt pending bits for DMA1 Channel6 */\r
 156     DMA1->IFCR |= DMA1_Channel6_IT_Mask;\r
 157   }\r
 158   else if (DMAy_Channelx == DMA1_Channel7)\r
 159   {\r
 160     /* Reset interrupt pending bits for DMA1 Channel7 */\r
 161     DMA1->IFCR |= DMA1_Channel7_IT_Mask;\r
 162   }\r
 163   else if (DMAy_Channelx == DMA2_Channel1)\r
 164   {\r
 165     /* Reset interrupt pending bits for DMA2 Channel1 */\r
 166     DMA2->IFCR |= DMA2_Channel1_IT_Mask;\r
 167   }\r
 168   else if (DMAy_Channelx == DMA2_Channel2)\r
 169   {\r
 170     /* Reset interrupt pending bits for DMA2 Channel2 */\r
 171     DMA2->IFCR |= DMA2_Channel2_IT_Mask;\r
 172   }\r
 173   else if (DMAy_Channelx == DMA2_Channel3)\r
 174   {\r
 175     /* Reset interrupt pending bits for DMA2 Channel3 */\r
 176     DMA2->IFCR |= DMA2_Channel3_IT_Mask;\r
 177   }\r
 178   else if (DMAy_Channelx == DMA2_Channel4)\r
 179   {\r
 180     /* Reset interrupt pending bits for DMA2 Channel4 */\r
 181     DMA2->IFCR |= DMA2_Channel4_IT_Mask;\r
 182   }\r
 183   else\r
 184   { \r
 185     if (DMAy_Channelx == DMA2_Channel5)\r
 186     {\r
 187       /* Reset interrupt pending bits for DMA2 Channel5 */\r
 188       DMA2->IFCR |= DMA2_Channel5_IT_Mask;\r
 189     }\r
 190   }\r
 191 }\r
 192 \r
 193 /**\r
 194   * @brief  Initializes the DMAy Channelx according to the specified\r
 195   *         parameters in the DMA_InitStruct.\r
 196   * @param  DMAy_Channelx: where y can be 1 or 2 to select the DMA and \r
 197   *   x can be 1 to 7 for DMA1 and 1 to 5 for DMA2 to select the DMA Channel.\r
 198   * @param  DMA_InitStruct: pointer to a DMA_InitTypeDef structure that\r
 199   *         contains the configuration information for the specified DMA Channel.\r
 200   * @retval None\r
 201   */\r
 202 void DMA_Init(DMA_Channel_TypeDef* DMAy_Channelx, DMA_InitTypeDef* DMA_InitStruct)\r
 203 {\r
 204   uint32_t tmpreg = 0;\r
 205 \r
 206   /* Check the parameters */\r
 207   assert_param(IS_DMA_ALL_PERIPH(DMAy_Channelx));\r
 208   assert_param(IS_DMA_DIR(DMA_InitStruct->DMA_DIR));\r
 209   assert_param(IS_DMA_BUFFER_SIZE(DMA_InitStruct->DMA_BufferSize));\r
 210   assert_param(IS_DMA_PERIPHERAL_INC_STATE(DMA_InitStruct->DMA_PeripheralInc));\r
 211   assert_param(IS_DMA_MEMORY_INC_STATE(DMA_InitStruct->DMA_MemoryInc));   \r
 212   assert_param(IS_DMA_PERIPHERAL_DATA_SIZE(DMA_InitStruct->DMA_PeripheralDataSize));\r
 213   assert_param(IS_DMA_MEMORY_DATA_SIZE(DMA_InitStruct->DMA_MemoryDataSize));\r
 214   assert_param(IS_DMA_MODE(DMA_InitStruct->DMA_Mode));\r
 215   assert_param(IS_DMA_PRIORITY(DMA_InitStruct->DMA_Priority));\r
 216   assert_param(IS_DMA_M2M_STATE(DMA_InitStruct->DMA_M2M));\r
 217 \r
 218 /*--------------------------- DMAy Channelx CCR Configuration -----------------*/\r
 219   /* Get the DMAy_Channelx CCR value */\r
 220   tmpreg = DMAy_Channelx->CCR;\r
 221   /* Clear MEM2MEM, PL, MSIZE, PSIZE, MINC, PINC, CIRC and DIR bits */\r
 222   tmpreg &= CCR_CLEAR_Mask;\r
 223   /* Configure DMAy Channelx: data transfer, data size, priority level and mode */\r
 224   /* Set DIR bit according to DMA_DIR value */\r
 225   /* Set CIRC bit according to DMA_Mode value */\r
 226   /* Set PINC bit according to DMA_PeripheralInc value */\r
 227   /* Set MINC bit according to DMA_MemoryInc value */\r
 228   /* Set PSIZE bits according to DMA_PeripheralDataSize value */\r
 229   /* Set MSIZE bits according to DMA_MemoryDataSize value */\r
 230   /* Set PL bits according to DMA_Priority value */\r
 231   /* Set the MEM2MEM bit according to DMA_M2M value */\r
 232   tmpreg |= DMA_InitStruct->DMA_DIR | DMA_InitStruct->DMA_Mode |\r
 233             DMA_InitStruct->DMA_PeripheralInc | DMA_InitStruct->DMA_MemoryInc |\r
 234             DMA_InitStruct->DMA_PeripheralDataSize | DMA_InitStruct->DMA_MemoryDataSize |\r
 235             DMA_InitStruct->DMA_Priority | DMA_InitStruct->DMA_M2M;\r
 236 \r
 237   /* Write to DMAy Channelx CCR */\r
 238   DMAy_Channelx->CCR = tmpreg;\r
 239 \r
 240 /*--------------------------- DMAy Channelx CNDTR Configuration ---------------*/\r
 241   /* Write to DMAy Channelx CNDTR */\r
 242   DMAy_Channelx->CNDTR = DMA_InitStruct->DMA_BufferSize;\r
 243 \r
 244 /*--------------------------- DMAy Channelx CPAR Configuration ----------------*/\r
 245   /* Write to DMAy Channelx CPAR */\r
 246   DMAy_Channelx->CPAR = DMA_InitStruct->DMA_PeripheralBaseAddr;\r
 247 \r
 248 /*--------------------------- DMAy Channelx CMAR Configuration ----------------*/\r
 249   /* Write to DMAy Channelx CMAR */\r
 250   DMAy_Channelx->CMAR = DMA_InitStruct->DMA_MemoryBaseAddr;\r
 251 }\r
 252 \r
 253 /**\r
 254   * @brief  Fills each DMA_InitStruct member with its default value.\r
 255   * @param  DMA_InitStruct : pointer to a DMA_InitTypeDef structure which will\r
 256   *         be initialized.\r
 257   * @retval None\r
 258   */\r
 259 void DMA_StructInit(DMA_InitTypeDef* DMA_InitStruct)\r
 260 {\r
 261 /*-------------- Reset DMA init structure parameters values ------------------*/\r
 262   /* Initialize the DMA_PeripheralBaseAddr member */\r
 263   DMA_InitStruct->DMA_PeripheralBaseAddr = 0;\r
 264   /* Initialize the DMA_MemoryBaseAddr member */\r
 265   DMA_InitStruct->DMA_MemoryBaseAddr = 0;\r
 266   /* Initialize the DMA_DIR member */\r
 267   DMA_InitStruct->DMA_DIR = DMA_DIR_PeripheralSRC;\r
 268   /* Initialize the DMA_BufferSize member */\r
 269   DMA_InitStruct->DMA_BufferSize = 0;\r
 270   /* Initialize the DMA_PeripheralInc member */\r
 271   DMA_InitStruct->DMA_PeripheralInc = DMA_PeripheralInc_Disable;\r
 272   /* Initialize the DMA_MemoryInc member */\r
 273   DMA_InitStruct->DMA_MemoryInc = DMA_MemoryInc_Disable;\r
 274   /* Initialize the DMA_PeripheralDataSize member */\r
 275   DMA_InitStruct->DMA_PeripheralDataSize = DMA_PeripheralDataSize_Byte;\r
 276   /* Initialize the DMA_MemoryDataSize member */\r
 277   DMA_InitStruct->DMA_MemoryDataSize = DMA_MemoryDataSize_Byte;\r
 278   /* Initialize the DMA_Mode member */\r
 279   DMA_InitStruct->DMA_Mode = DMA_Mode_Normal;\r
 280   /* Initialize the DMA_Priority member */\r
 281   DMA_InitStruct->DMA_Priority = DMA_Priority_Low;\r
 282   /* Initialize the DMA_M2M member */\r
 283   DMA_InitStruct->DMA_M2M = DMA_M2M_Disable;\r
 284 }\r
 285 \r
 286 /**\r
 287   * @brief  Enables or disables the specified DMAy Channelx.\r
 288   * @param  DMAy_Channelx: where y can be 1 or 2 to select the DMA and \r
 289   *   x can be 1 to 7 for DMA1 and 1 to 5 for DMA2 to select the DMA Channel.\r
 290   * @param  NewState: new state of the DMAy Channelx. \r
 291   *   This parameter can be: ENABLE or DISABLE.\r
 292   * @retval None\r
 293   */\r
 294 void DMA_Cmd(DMA_Channel_TypeDef* DMAy_Channelx, FunctionalState NewState)\r
 295 {\r
 296   /* Check the parameters */\r
 297   assert_param(IS_DMA_ALL_PERIPH(DMAy_Channelx));\r
 298   assert_param(IS_FUNCTIONAL_STATE(NewState));\r
 299 \r
 300   if (NewState != DISABLE)\r
 301   {\r
 302     /* Enable the selected DMAy Channelx */\r
 303     DMAy_Channelx->CCR |= DMA_CCR1_EN;\r
 304   }\r
 305   else\r
 306   {\r
 307     /* Disable the selected DMAy Channelx */\r
 308     DMAy_Channelx->CCR &= (uint16_t)(~DMA_CCR1_EN);\r
 309   }\r
 310 }\r
 311 \r
 312 /**\r
 313   * @brief  Enables or disables the specified DMAy Channelx interrupts.\r
 314   * @param  DMAy_Channelx: where y can be 1 or 2 to select the DMA and \r
 315   *   x can be 1 to 7 for DMA1 and 1 to 5 for DMA2 to select the DMA Channel.\r
 316   * @param  DMA_IT: specifies the DMA interrupts sources to be enabled\r
 317   *   or disabled. \r
 318   *   This parameter can be any combination of the following values:\r
 319   *     @arg DMA_IT_TC:  Transfer complete interrupt mask\r
 320   *     @arg DMA_IT_HT:  Half transfer interrupt mask\r
 321   *     @arg DMA_IT_TE:  Transfer error interrupt mask\r
 322   * @param  NewState: new state of the specified DMA interrupts.\r
 323   *   This parameter can be: ENABLE or DISABLE.\r
 324   * @retval None\r
 325   */\r
 326 void DMA_ITConfig(DMA_Channel_TypeDef* DMAy_Channelx, uint32_t DMA_IT, FunctionalState NewState)\r
 327 {\r
 328   /* Check the parameters */\r
 329   assert_param(IS_DMA_ALL_PERIPH(DMAy_Channelx));\r
 330   assert_param(IS_DMA_CONFIG_IT(DMA_IT));\r
 331   assert_param(IS_FUNCTIONAL_STATE(NewState));\r
 332   if (NewState != DISABLE)\r
 333   {\r
 334     /* Enable the selected DMA interrupts */\r
 335     DMAy_Channelx->CCR |= DMA_IT;\r
 336   }\r
 337   else\r
 338   {\r
 339     /* Disable the selected DMA interrupts */\r
 340     DMAy_Channelx->CCR &= ~DMA_IT;\r
 341   }\r
 342 }\r
 343 \r
 344 /**\r
 345   * @brief  Sets the number of data units in the current DMAy Channelx transfer.\r
 346   * @param  DMAy_Channelx: where y can be 1 or 2 to select the DMA and \r
 347   *         x can be 1 to 7 for DMA1 and 1 to 5 for DMA2 to select the DMA Channel.\r
 348   * @param  DataNumber: The number of data units in the current DMAy Channelx\r
 349   *         transfer.   \r
 350   * @note   This function can only be used when the DMAy_Channelx is disabled.                 \r
 351   * @retval None.\r
 352   */\r
 353 void DMA_SetCurrDataCounter(DMA_Channel_TypeDef* DMAy_Channelx, uint16_t DataNumber)\r
 354 {\r
 355   /* Check the parameters */\r
 356   assert_param(IS_DMA_ALL_PERIPH(DMAy_Channelx));\r
 357   \r
 358 /*--------------------------- DMAy Channelx CNDTR Configuration ---------------*/\r
 359   /* Write to DMAy Channelx CNDTR */\r
 360   DMAy_Channelx->CNDTR = DataNumber;  \r
 361 }\r
 362 \r
 363 /**\r
 364   * @brief  Returns the number of remaining data units in the current\r
 365   *         DMAy Channelx transfer.\r
 366   * @param  DMAy_Channelx: where y can be 1 or 2 to select the DMA and \r
 367   *   x can be 1 to 7 for DMA1 and 1 to 5 for DMA2 to select the DMA Channel.\r
 368   * @retval The number of remaining data units in the current DMAy Channelx\r
 369   *         transfer.\r
 370   */\r
 371 uint16_t DMA_GetCurrDataCounter(DMA_Channel_TypeDef* DMAy_Channelx)\r
 372 {\r
 373   /* Check the parameters */\r
 374   assert_param(IS_DMA_ALL_PERIPH(DMAy_Channelx));\r
 375   /* Return the number of remaining data units for DMAy Channelx */\r
 376   return ((uint16_t)(DMAy_Channelx->CNDTR));\r
 377 }\r
 378 \r
 379 /**\r
 380   * @brief  Checks whether the specified DMAy Channelx flag is set or not.\r
 381   * @param  DMAy_FLAG: specifies the flag to check.\r
 382   *   This parameter can be one of the following values:\r
 383   *     @arg DMA1_FLAG_GL1: DMA1 Channel1 global flag.\r
 384   *     @arg DMA1_FLAG_TC1: DMA1 Channel1 transfer complete flag.\r
 385   *     @arg DMA1_FLAG_HT1: DMA1 Channel1 half transfer flag.\r
 386   *     @arg DMA1_FLAG_TE1: DMA1 Channel1 transfer error flag.\r
 387   *     @arg DMA1_FLAG_GL2: DMA1 Channel2 global flag.\r
 388   *     @arg DMA1_FLAG_TC2: DMA1 Channel2 transfer complete flag.\r
 389   *     @arg DMA1_FLAG_HT2: DMA1 Channel2 half transfer flag.\r
 390   *     @arg DMA1_FLAG_TE2: DMA1 Channel2 transfer error flag.\r
 391   *     @arg DMA1_FLAG_GL3: DMA1 Channel3 global flag.\r
 392   *     @arg DMA1_FLAG_TC3: DMA1 Channel3 transfer complete flag.\r
 393   *     @arg DMA1_FLAG_HT3: DMA1 Channel3 half transfer flag.\r
 394   *     @arg DMA1_FLAG_TE3: DMA1 Channel3 transfer error flag.\r
 395   *     @arg DMA1_FLAG_GL4: DMA1 Channel4 global flag.\r
 396   *     @arg DMA1_FLAG_TC4: DMA1 Channel4 transfer complete flag.\r
 397   *     @arg DMA1_FLAG_HT4: DMA1 Channel4 half transfer flag.\r
 398   *     @arg DMA1_FLAG_TE4: DMA1 Channel4 transfer error flag.\r
 399   *     @arg DMA1_FLAG_GL5: DMA1 Channel5 global flag.\r
 400   *     @arg DMA1_FLAG_TC5: DMA1 Channel5 transfer complete flag.\r
 401   *     @arg DMA1_FLAG_HT5: DMA1 Channel5 half transfer flag.\r
 402   *     @arg DMA1_FLAG_TE5: DMA1 Channel5 transfer error flag.\r
 403   *     @arg DMA1_FLAG_GL6: DMA1 Channel6 global flag.\r
 404   *     @arg DMA1_FLAG_TC6: DMA1 Channel6 transfer complete flag.\r
 405   *     @arg DMA1_FLAG_HT6: DMA1 Channel6 half transfer flag.\r
 406   *     @arg DMA1_FLAG_TE6: DMA1 Channel6 transfer error flag.\r
 407   *     @arg DMA1_FLAG_GL7: DMA1 Channel7 global flag.\r
 408   *     @arg DMA1_FLAG_TC7: DMA1 Channel7 transfer complete flag.\r
 409   *     @arg DMA1_FLAG_HT7: DMA1 Channel7 half transfer flag.\r
 410   *     @arg DMA1_FLAG_TE7: DMA1 Channel7 transfer error flag.\r
 411   *     @arg DMA2_FLAG_GL1: DMA2 Channel1 global flag.\r
 412   *     @arg DMA2_FLAG_TC1: DMA2 Channel1 transfer complete flag.\r
 413   *     @arg DMA2_FLAG_HT1: DMA2 Channel1 half transfer flag.\r
 414   *     @arg DMA2_FLAG_TE1: DMA2 Channel1 transfer error flag.\r
 415   *     @arg DMA2_FLAG_GL2: DMA2 Channel2 global flag.\r
 416   *     @arg DMA2_FLAG_TC2: DMA2 Channel2 transfer complete flag.\r
 417   *     @arg DMA2_FLAG_HT2: DMA2 Channel2 half transfer flag.\r
 418   *     @arg DMA2_FLAG_TE2: DMA2 Channel2 transfer error flag.\r
 419   *     @arg DMA2_FLAG_GL3: DMA2 Channel3 global flag.\r
 420   *     @arg DMA2_FLAG_TC3: DMA2 Channel3 transfer complete flag.\r
 421   *     @arg DMA2_FLAG_HT3: DMA2 Channel3 half transfer flag.\r
 422   *     @arg DMA2_FLAG_TE3: DMA2 Channel3 transfer error flag.\r
 423   *     @arg DMA2_FLAG_GL4: DMA2 Channel4 global flag.\r
 424   *     @arg DMA2_FLAG_TC4: DMA2 Channel4 transfer complete flag.\r
 425   *     @arg DMA2_FLAG_HT4: DMA2 Channel4 half transfer flag.\r
 426   *     @arg DMA2_FLAG_TE4: DMA2 Channel4 transfer error flag.\r
 427   *     @arg DMA2_FLAG_GL5: DMA2 Channel5 global flag.\r
 428   *     @arg DMA2_FLAG_TC5: DMA2 Channel5 transfer complete flag.\r
 429   *     @arg DMA2_FLAG_HT5: DMA2 Channel5 half transfer flag.\r
 430   *     @arg DMA2_FLAG_TE5: DMA2 Channel5 transfer error flag.\r
 431   * @retval The new state of DMAy_FLAG (SET or RESET).\r
 432   */\r
 433 FlagStatus DMA_GetFlagStatus(uint32_t DMAy_FLAG)\r
 434 {\r
 435   FlagStatus bitstatus = RESET;\r
 436   uint32_t tmpreg = 0;\r
 437   \r
 438   /* Check the parameters */\r
 439   assert_param(IS_DMA_GET_FLAG(DMAy_FLAG));\r
 440 \r
 441   /* Calculate the used DMAy */\r
 442   if ((DMAy_FLAG & FLAG_Mask) != (uint32_t)RESET)\r
 443   {\r
 444     /* Get DMA2 ISR register value */\r
 445     tmpreg = DMA2->ISR ;\r
 446   }\r
 447   else\r
 448   {\r
 449     /* Get DMA1 ISR register value */\r
 450     tmpreg = DMA1->ISR ;\r
 451   }\r
 452 \r
 453   /* Check the status of the specified DMAy flag */\r
 454   if ((tmpreg & DMAy_FLAG) != (uint32_t)RESET)\r
 455   {\r
 456     /* DMAy_FLAG is set */\r
 457     bitstatus = SET;\r
 458   }\r
 459   else\r
 460   {\r
 461     /* DMAy_FLAG is reset */\r
 462     bitstatus = RESET;\r
 463   }\r
 464   \r
 465   /* Return the DMAy_FLAG status */\r
 466   return  bitstatus;\r
 467 }\r
 468 \r
 469 /**\r
 470   * @brief  Clears the DMAy Channelx's pending flags.\r
 471   * @param  DMAy_FLAG: specifies the flag to clear.\r
 472   *   This parameter can be any combination (for the same DMA) of the following values:\r
 473   *     @arg DMA1_FLAG_GL1: DMA1 Channel1 global flag.\r
 474   *     @arg DMA1_FLAG_TC1: DMA1 Channel1 transfer complete flag.\r
 475   *     @arg DMA1_FLAG_HT1: DMA1 Channel1 half transfer flag.\r
 476   *     @arg DMA1_FLAG_TE1: DMA1 Channel1 transfer error flag.\r
 477   *     @arg DMA1_FLAG_GL2: DMA1 Channel2 global flag.\r
 478   *     @arg DMA1_FLAG_TC2: DMA1 Channel2 transfer complete flag.\r
 479   *     @arg DMA1_FLAG_HT2: DMA1 Channel2 half transfer flag.\r
 480   *     @arg DMA1_FLAG_TE2: DMA1 Channel2 transfer error flag.\r
 481   *     @arg DMA1_FLAG_GL3: DMA1 Channel3 global flag.\r
 482   *     @arg DMA1_FLAG_TC3: DMA1 Channel3 transfer complete flag.\r
 483   *     @arg DMA1_FLAG_HT3: DMA1 Channel3 half transfer flag.\r
 484   *     @arg DMA1_FLAG_TE3: DMA1 Channel3 transfer error flag.\r
 485   *     @arg DMA1_FLAG_GL4: DMA1 Channel4 global flag.\r
 486   *     @arg DMA1_FLAG_TC4: DMA1 Channel4 transfer complete flag.\r
 487   *     @arg DMA1_FLAG_HT4: DMA1 Channel4 half transfer flag.\r
 488   *     @arg DMA1_FLAG_TE4: DMA1 Channel4 transfer error flag.\r
 489   *     @arg DMA1_FLAG_GL5: DMA1 Channel5 global flag.\r
 490   *     @arg DMA1_FLAG_TC5: DMA1 Channel5 transfer complete flag.\r
 491   *     @arg DMA1_FLAG_HT5: DMA1 Channel5 half transfer flag.\r
 492   *     @arg DMA1_FLAG_TE5: DMA1 Channel5 transfer error flag.\r
 493   *     @arg DMA1_FLAG_GL6: DMA1 Channel6 global flag.\r
 494   *     @arg DMA1_FLAG_TC6: DMA1 Channel6 transfer complete flag.\r
 495   *     @arg DMA1_FLAG_HT6: DMA1 Channel6 half transfer flag.\r
 496   *     @arg DMA1_FLAG_TE6: DMA1 Channel6 transfer error flag.\r
 497   *     @arg DMA1_FLAG_GL7: DMA1 Channel7 global flag.\r
 498   *     @arg DMA1_FLAG_TC7: DMA1 Channel7 transfer complete flag.\r
 499   *     @arg DMA1_FLAG_HT7: DMA1 Channel7 half transfer flag.\r
 500   *     @arg DMA1_FLAG_TE7: DMA1 Channel7 transfer error flag.\r
 501   *     @arg DMA2_FLAG_GL1: DMA2 Channel1 global flag.\r
 502   *     @arg DMA2_FLAG_TC1: DMA2 Channel1 transfer complete flag.\r
 503   *     @arg DMA2_FLAG_HT1: DMA2 Channel1 half transfer flag.\r
 504   *     @arg DMA2_FLAG_TE1: DMA2 Channel1 transfer error flag.\r
 505   *     @arg DMA2_FLAG_GL2: DMA2 Channel2 global flag.\r
 506   *     @arg DMA2_FLAG_TC2: DMA2 Channel2 transfer complete flag.\r
 507   *     @arg DMA2_FLAG_HT2: DMA2 Channel2 half transfer flag.\r
 508   *     @arg DMA2_FLAG_TE2: DMA2 Channel2 transfer error flag.\r
 509   *     @arg DMA2_FLAG_GL3: DMA2 Channel3 global flag.\r
 510   *     @arg DMA2_FLAG_TC3: DMA2 Channel3 transfer complete flag.\r
 511   *     @arg DMA2_FLAG_HT3: DMA2 Channel3 half transfer flag.\r
 512   *     @arg DMA2_FLAG_TE3: DMA2 Channel3 transfer error flag.\r
 513   *     @arg DMA2_FLAG_GL4: DMA2 Channel4 global flag.\r
 514   *     @arg DMA2_FLAG_TC4: DMA2 Channel4 transfer complete flag.\r
 515   *     @arg DMA2_FLAG_HT4: DMA2 Channel4 half transfer flag.\r
 516   *     @arg DMA2_FLAG_TE4: DMA2 Channel4 transfer error flag.\r
 517   *     @arg DMA2_FLAG_GL5: DMA2 Channel5 global flag.\r
 518   *     @arg DMA2_FLAG_TC5: DMA2 Channel5 transfer complete flag.\r
 519   *     @arg DMA2_FLAG_HT5: DMA2 Channel5 half transfer flag.\r
 520   *     @arg DMA2_FLAG_TE5: DMA2 Channel5 transfer error flag.\r
 521   * @retval None\r
 522   */\r
 523 void DMA_ClearFlag(uint32_t DMAy_FLAG)\r
 524 {\r
 525   /* Check the parameters */\r
 526   assert_param(IS_DMA_CLEAR_FLAG(DMAy_FLAG));\r
 527 \r
 528   /* Calculate the used DMAy */\r
 529   if ((DMAy_FLAG & FLAG_Mask) != (uint32_t)RESET)\r
 530   {\r
 531     /* Clear the selected DMAy flags */\r
 532     DMA2->IFCR = DMAy_FLAG;\r
 533   }\r
 534   else\r
 535   {\r
 536     /* Clear the selected DMAy flags */\r
 537     DMA1->IFCR = DMAy_FLAG;\r
 538   }\r
 539 }\r
 540 \r
 541 /**\r
 542   * @brief  Checks whether the specified DMAy Channelx interrupt has occurred or not.\r
 543   * @param  DMAy_IT: specifies the DMAy interrupt source to check. \r
 544   *   This parameter can be one of the following values:\r
 545   *     @arg DMA1_IT_GL1: DMA1 Channel1 global interrupt.\r
 546   *     @arg DMA1_IT_TC1: DMA1 Channel1 transfer complete interrupt.\r
 547   *     @arg DMA1_IT_HT1: DMA1 Channel1 half transfer interrupt.\r
 548   *     @arg DMA1_IT_TE1: DMA1 Channel1 transfer error interrupt.\r
 549   *     @arg DMA1_IT_GL2: DMA1 Channel2 global interrupt.\r
 550   *     @arg DMA1_IT_TC2: DMA1 Channel2 transfer complete interrupt.\r
 551   *     @arg DMA1_IT_HT2: DMA1 Channel2 half transfer interrupt.\r
 552   *     @arg DMA1_IT_TE2: DMA1 Channel2 transfer error interrupt.\r
 553   *     @arg DMA1_IT_GL3: DMA1 Channel3 global interrupt.\r
 554   *     @arg DMA1_IT_TC3: DMA1 Channel3 transfer complete interrupt.\r
 555   *     @arg DMA1_IT_HT3: DMA1 Channel3 half transfer interrupt.\r
 556   *     @arg DMA1_IT_TE3: DMA1 Channel3 transfer error interrupt.\r
 557   *     @arg DMA1_IT_GL4: DMA1 Channel4 global interrupt.\r
 558   *     @arg DMA1_IT_TC4: DMA1 Channel4 transfer complete interrupt.\r
 559   *     @arg DMA1_IT_HT4: DMA1 Channel4 half transfer interrupt.\r
 560   *     @arg DMA1_IT_TE4: DMA1 Channel4 transfer error interrupt.\r
 561   *     @arg DMA1_IT_GL5: DMA1 Channel5 global interrupt.\r
 562   *     @arg DMA1_IT_TC5: DMA1 Channel5 transfer complete interrupt.\r
 563   *     @arg DMA1_IT_HT5: DMA1 Channel5 half transfer interrupt.\r
 564   *     @arg DMA1_IT_TE5: DMA1 Channel5 transfer error interrupt.\r
 565   *     @arg DMA1_IT_GL6: DMA1 Channel6 global interrupt.\r
 566   *     @arg DMA1_IT_TC6: DMA1 Channel6 transfer complete interrupt.\r
 567   *     @arg DMA1_IT_HT6: DMA1 Channel6 half transfer interrupt.\r
 568   *     @arg DMA1_IT_TE6: DMA1 Channel6 transfer error interrupt.\r
 569   *     @arg DMA1_IT_GL7: DMA1 Channel7 global interrupt.\r
 570   *     @arg DMA1_IT_TC7: DMA1 Channel7 transfer complete interrupt.\r
 571   *     @arg DMA1_IT_HT7: DMA1 Channel7 half transfer interrupt.\r
 572   *     @arg DMA1_IT_TE7: DMA1 Channel7 transfer error interrupt.\r
 573   *     @arg DMA2_IT_GL1: DMA2 Channel1 global interrupt.\r
 574   *     @arg DMA2_IT_TC1: DMA2 Channel1 transfer complete interrupt.\r
 575   *     @arg DMA2_IT_HT1: DMA2 Channel1 half transfer interrupt.\r
 576   *     @arg DMA2_IT_TE1: DMA2 Channel1 transfer error interrupt.\r
 577   *     @arg DMA2_IT_GL2: DMA2 Channel2 global interrupt.\r
 578   *     @arg DMA2_IT_TC2: DMA2 Channel2 transfer complete interrupt.\r
 579   *     @arg DMA2_IT_HT2: DMA2 Channel2 half transfer interrupt.\r
 580   *     @arg DMA2_IT_TE2: DMA2 Channel2 transfer error interrupt.\r
 581   *     @arg DMA2_IT_GL3: DMA2 Channel3 global interrupt.\r
 582   *     @arg DMA2_IT_TC3: DMA2 Channel3 transfer complete interrupt.\r
 583   *     @arg DMA2_IT_HT3: DMA2 Channel3 half transfer interrupt.\r
 584   *     @arg DMA2_IT_TE3: DMA2 Channel3 transfer error interrupt.\r
 585   *     @arg DMA2_IT_GL4: DMA2 Channel4 global interrupt.\r
 586   *     @arg DMA2_IT_TC4: DMA2 Channel4 transfer complete interrupt.\r
 587   *     @arg DMA2_IT_HT4: DMA2 Channel4 half transfer interrupt.\r
 588   *     @arg DMA2_IT_TE4: DMA2 Channel4 transfer error interrupt.\r
 589   *     @arg DMA2_IT_GL5: DMA2 Channel5 global interrupt.\r
 590   *     @arg DMA2_IT_TC5: DMA2 Channel5 transfer complete interrupt.\r
 591   *     @arg DMA2_IT_HT5: DMA2 Channel5 half transfer interrupt.\r
 592   *     @arg DMA2_IT_TE5: DMA2 Channel5 transfer error interrupt.\r
 593   * @retval The new state of DMAy_IT (SET or RESET).\r
 594   */\r
 595 ITStatus DMA_GetITStatus(uint32_t DMAy_IT)\r
 596 {\r
 597   ITStatus bitstatus = RESET;\r
 598   uint32_t tmpreg = 0;\r
 599 \r
 600   /* Check the parameters */\r
 601   assert_param(IS_DMA_GET_IT(DMAy_IT));\r
 602 \r
 603   /* Calculate the used DMA */\r
 604   if ((DMAy_IT & FLAG_Mask) != (uint32_t)RESET)\r
 605   {\r
 606     /* Get DMA2 ISR register value */\r
 607     tmpreg = DMA2->ISR;\r
 608   }\r
 609   else\r
 610   {\r
 611     /* Get DMA1 ISR register value */\r
 612     tmpreg = DMA1->ISR;\r
 613   }\r
 614 \r
 615   /* Check the status of the specified DMAy interrupt */\r
 616   if ((tmpreg & DMAy_IT) != (uint32_t)RESET)\r
 617   {\r
 618     /* DMAy_IT is set */\r
 619     bitstatus = SET;\r
 620   }\r
 621   else\r
 622   {\r
 623     /* DMAy_IT is reset */\r
 624     bitstatus = RESET;\r
 625   }\r
 626   /* Return the DMA_IT status */\r
 627   return  bitstatus;\r
 628 }\r
 629 \r
 630 /**\r
 631   * @brief  Clears the DMAy Channelx's interrupt pending bits.\r
 632   * @param  DMAy_IT: specifies the DMAy interrupt pending bit to clear.\r
 633   *   This parameter can be any combination (for the same DMA) of the following values:\r
 634   *     @arg DMA1_IT_GL1: DMA1 Channel1 global interrupt.\r
 635   *     @arg DMA1_IT_TC1: DMA1 Channel1 transfer complete interrupt.\r
 636   *     @arg DMA1_IT_HT1: DMA1 Channel1 half transfer interrupt.\r
 637   *     @arg DMA1_IT_TE1: DMA1 Channel1 transfer error interrupt.\r
 638   *     @arg DMA1_IT_GL2: DMA1 Channel2 global interrupt.\r
 639   *     @arg DMA1_IT_TC2: DMA1 Channel2 transfer complete interrupt.\r
 640   *     @arg DMA1_IT_HT2: DMA1 Channel2 half transfer interrupt.\r
 641   *     @arg DMA1_IT_TE2: DMA1 Channel2 transfer error interrupt.\r
 642   *     @arg DMA1_IT_GL3: DMA1 Channel3 global interrupt.\r
 643   *     @arg DMA1_IT_TC3: DMA1 Channel3 transfer complete interrupt.\r
 644   *     @arg DMA1_IT_HT3: DMA1 Channel3 half transfer interrupt.\r
 645   *     @arg DMA1_IT_TE3: DMA1 Channel3 transfer error interrupt.\r
 646   *     @arg DMA1_IT_GL4: DMA1 Channel4 global interrupt.\r
 647   *     @arg DMA1_IT_TC4: DMA1 Channel4 transfer complete interrupt.\r
 648   *     @arg DMA1_IT_HT4: DMA1 Channel4 half transfer interrupt.\r
 649   *     @arg DMA1_IT_TE4: DMA1 Channel4 transfer error interrupt.\r
 650   *     @arg DMA1_IT_GL5: DMA1 Channel5 global interrupt.\r
 651   *     @arg DMA1_IT_TC5: DMA1 Channel5 transfer complete interrupt.\r
 652   *     @arg DMA1_IT_HT5: DMA1 Channel5 half transfer interrupt.\r
 653   *     @arg DMA1_IT_TE5: DMA1 Channel5 transfer error interrupt.\r
 654   *     @arg DMA1_IT_GL6: DMA1 Channel6 global interrupt.\r
 655   *     @arg DMA1_IT_TC6: DMA1 Channel6 transfer complete interrupt.\r
 656   *     @arg DMA1_IT_HT6: DMA1 Channel6 half transfer interrupt.\r
 657   *     @arg DMA1_IT_TE6: DMA1 Channel6 transfer error interrupt.\r
 658   *     @arg DMA1_IT_GL7: DMA1 Channel7 global interrupt.\r
 659   *     @arg DMA1_IT_TC7: DMA1 Channel7 transfer complete interrupt.\r
 660   *     @arg DMA1_IT_HT7: DMA1 Channel7 half transfer interrupt.\r
 661   *     @arg DMA1_IT_TE7: DMA1 Channel7 transfer error interrupt.\r
 662   *     @arg DMA2_IT_GL1: DMA2 Channel1 global interrupt.\r
 663   *     @arg DMA2_IT_TC1: DMA2 Channel1 transfer complete interrupt.\r
 664   *     @arg DMA2_IT_HT1: DMA2 Channel1 half transfer interrupt.\r
 665   *     @arg DMA2_IT_TE1: DMA2 Channel1 transfer error interrupt.\r
 666   *     @arg DMA2_IT_GL2: DMA2 Channel2 global interrupt.\r
 667   *     @arg DMA2_IT_TC2: DMA2 Channel2 transfer complete interrupt.\r
 668   *     @arg DMA2_IT_HT2: DMA2 Channel2 half transfer interrupt.\r
 669   *     @arg DMA2_IT_TE2: DMA2 Channel2 transfer error interrupt.\r
 670   *     @arg DMA2_IT_GL3: DMA2 Channel3 global interrupt.\r
 671   *     @arg DMA2_IT_TC3: DMA2 Channel3 transfer complete interrupt.\r
 672   *     @arg DMA2_IT_HT3: DMA2 Channel3 half transfer interrupt.\r
 673   *     @arg DMA2_IT_TE3: DMA2 Channel3 transfer error interrupt.\r
 674   *     @arg DMA2_IT_GL4: DMA2 Channel4 global interrupt.\r
 675   *     @arg DMA2_IT_TC4: DMA2 Channel4 transfer complete interrupt.\r
 676   *     @arg DMA2_IT_HT4: DMA2 Channel4 half transfer interrupt.\r
 677   *     @arg DMA2_IT_TE4: DMA2 Channel4 transfer error interrupt.\r
 678   *     @arg DMA2_IT_GL5: DMA2 Channel5 global interrupt.\r
 679   *     @arg DMA2_IT_TC5: DMA2 Channel5 transfer complete interrupt.\r
 680   *     @arg DMA2_IT_HT5: DMA2 Channel5 half transfer interrupt.\r
 681   *     @arg DMA2_IT_TE5: DMA2 Channel5 transfer error interrupt.\r
 682   * @retval None\r
 683   */\r
 684 void DMA_ClearITPendingBit(uint32_t DMAy_IT)\r
 685 {\r
 686   /* Check the parameters */\r
 687   assert_param(IS_DMA_CLEAR_IT(DMAy_IT));\r
 688 \r
 689   /* Calculate the used DMAy */\r
 690   if ((DMAy_IT & FLAG_Mask) != (uint32_t)RESET)\r
 691   {\r
 692     /* Clear the selected DMAy interrupt pending bits */\r
 693     DMA2->IFCR = DMAy_IT;\r
 694   }\r
 695   else\r
 696   {\r
 697     /* Clear the selected DMAy interrupt pending bits */\r
 698     DMA1->IFCR = DMAy_IT;\r
 699   }\r
 700 }\r
 701 \r
 702 /**\r
 703   * @}\r
 704   */\r
 705 \r
 706 /**\r
 707   * @}\r
 708   */\r
 709 \r
 710 /**\r
 711   * @}\r
 712   */\r
 713 \r
 714 /******************* (C) COPYRIGHT 2011 STMicroelectronics *****END OF FILE****/\r