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Add files from Cahit, compiles for Dirich
authorJan Michel <j.michel@gsi.de>
Thu, 2 Nov 2017 17:10:36 +0000 (18:10 +0100)
committerJan Michel <j.michel@gsi.de>
Thu, 2 Nov 2017 17:10:36 +0000 (18:10 +0100)
base/cores/ecp5/TDC/Adder_288/Adder_288.vhd [new file with mode: 0644] patch | blob
releases/tdc_v2.3/Channel_200.vhd patch | blob | history
releases/tdc_v2.3/Encoder_288_Bit.vhd patch | blob | history
releases/tdc_v2.3/ROM_encoder_ecp5.vhd patch | blob | history
releases/tdc_v2.3/TDC_record.vhd patch | blob | history
releases/tdc_v2.3/dirich_tdc_constraints.lpf patch | blob | history
releases/tdc_v2.3/dirich_trbnet_constraints.lpf patch | blob | history
releases/tdc_v2.3/rom_encoder/ecp5/ROM_encoder_3/ROM_encoder_3.vhd patch | blob | history
releases/tdc_v2.3/tdc_components.vhd patch | blob | history
releases/tdc_v2.3/unimportant_lines_constraints.lpf patch | blob | history

diff --git a/base/cores/ecp5/TDC/Adder_288/Adder_288.vhd b/base/cores/ecp5/TDC/Adder_288/Adder_288.vhd
new file mode 100644 (file)
index 0000000..8e2f389
--- /dev/null
+++ b/base/cores/ecp5/TDC/Adder_288/Adder_288.vhd
@@ -0,0 +1,1215 @@
+-- VHDL netlist generated by SCUBA Diamond (64-bit) 3.8.0.115.3
+-- Module  Version: 3.5
+--/opt/lattice/diamond/3.8_x64/ispfpga/bin/lin64/scuba -w -n Adder_288 -lang vhdl -synth synplify -bus_exp 7 -bb -arch sa5p00m -type add -width 64 -unsigned -output_reg -enable -pipeline 0 -fdc /home/cugur/Projects/TDC_on_TRB3/tdc/base/cores/ecp5/TDC/Adder_288/clarity/Adder_288/Adder_288.fdc 
+
+-- Wed Dec 21 21:27:16 2016
+
+library IEEE;
+use IEEE.std_logic_1164.all;
+library ecp5um;
+use ecp5um.components.all;
+
+entity Adder_288 is
+  port (
+    DataA   : in  std_logic_vector(287 downto 0);
+    DataB   : in  std_logic_vector(287 downto 0);
+    Clk   : in  std_logic;
+    Reset   : in  std_logic;
+    ClkEn : in  std_logic;
+    Result  : out std_logic_vector(287 downto 0));
+end Adder_288;
+
+architecture Structure of Adder_288 is
+
+  -- internal signal declarations
+  signal r0_sum    : std_logic_vector(287 downto 0);
+  signal tsum      : std_logic_vector(287 downto 0);
+  signal co        : std_logic_vector(143 downto 0);
+  signal scuba_vhi : std_logic;
+  signal scuba_vlo : std_logic;
+
+  attribute GSR                       : string;
+  attribute GSR of FF_287         : label is "ENABLED";
+  attribute GSR of FF_286         : label is "ENABLED";
+  attribute GSR of FF_285         : label is "ENABLED";
+  attribute GSR of FF_284         : label is "ENABLED";
+  attribute GSR of FF_283         : label is "ENABLED";
+  attribute GSR of FF_282         : label is "ENABLED";
+  attribute GSR of FF_281         : label is "ENABLED";
+  attribute GSR of FF_280         : label is "ENABLED";
+  attribute GSR of FF_279         : label is "ENABLED";
+  attribute GSR of FF_278         : label is "ENABLED";
+  attribute GSR of FF_277         : label is "ENABLED";
+  attribute GSR of FF_276         : label is "ENABLED";
+  attribute GSR of FF_275         : label is "ENABLED";
+  attribute GSR of FF_274         : label is "ENABLED";
+  attribute GSR of FF_273         : label is "ENABLED";
+  attribute GSR of FF_272         : label is "ENABLED";
+  attribute GSR of FF_271         : label is "ENABLED";
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+  attribute GSR of FF_204         : label is "ENABLED";
+  attribute GSR of FF_203         : label is "ENABLED";
+  attribute GSR of FF_202         : label is "ENABLED";
+  attribute GSR of FF_201         : label is "ENABLED";
+  attribute GSR of FF_200         : label is "ENABLED";
+  attribute GSR of FF_199         : label is "ENABLED";
+  attribute GSR of FF_198         : label is "ENABLED";
+  attribute GSR of FF_197         : label is "ENABLED";
+  attribute GSR of FF_196         : label is "ENABLED";
+  attribute GSR of FF_195         : label is "ENABLED";
+  attribute GSR of FF_194         : label is "ENABLED";
+  attribute GSR of FF_193         : label is "ENABLED";
+  attribute GSR of FF_192         : label is "ENABLED";
+  attribute GSR of FF_191         : label is "ENABLED";
+  attribute GSR of FF_190         : label is "ENABLED";
+  attribute GSR of FF_189         : label is "ENABLED";
+  attribute GSR of FF_188         : label is "ENABLED";
+  attribute GSR of FF_187         : label is "ENABLED";
+  attribute GSR of FF_186         : label is "ENABLED";
+  attribute GSR of FF_185         : label is "ENABLED";
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+  attribute GSR of FF_179         : label is "ENABLED";
+  attribute GSR of FF_178         : label is "ENABLED";
+  attribute GSR of FF_177         : label is "ENABLED";
+  attribute GSR of FF_176         : label is "ENABLED";
+  attribute GSR of FF_175         : label is "ENABLED";
+  attribute GSR of FF_174         : label is "ENABLED";
+  attribute GSR of FF_173         : label is "ENABLED";
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+  attribute GSR of FF_170         : label is "ENABLED";
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+  attribute GSR of FF_168         : label is "ENABLED";
+  attribute GSR of FF_167         : label is "ENABLED";
+  attribute GSR of FF_166         : label is "ENABLED";
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+              Q => r0_sum(2));
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+    port map (D => tsum(1), SP => ClkEn, CK => Clk, CD => Reset,
+              Q => r0_sum(1));
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+    port map (D => tsum(0), SP => ClkEn, CK => Clk, CD => Reset,
+              Q => r0_sum(0));
+
+  GEN_0_ADD : CCU2C
+    generic map (INJECT1_1 => "NO", INJECT1_0 => "NO", INIT1 => X"66AA",
+                 INIT0     => X"9002")
+--                 INIT0     => X"66AA")
+    port map (A0  => DataA(0), A1 => DataA(1), B0 => DataB(0), B1 => DataB(1),
+              C0  => scuba_vhi, C1 => scuba_vhi, D0 => scuba_vhi, D1 => scuba_vhi,
+              CIN => 'X', S0 => tsum(0), S1 => tsum(1), COUT => co(0));
+
+  GEN : for i in 1 to 143 generate
+    ADD : CCU2C
+      generic map (INJECT1_1 => "NO", INJECT1_0 => "NO", INIT1 => X"66AA",
+                   INIT0     => X"66AA")
+      port map (A0  => DataA(2*i), A1 => DataA(2*i+1), B0 => DataB(2*i), B1 => DataB(2*i+1),
+                C0  => scuba_vhi, C1 => scuba_vhi, D0 => scuba_vhi, D1 => scuba_vhi,
+                CIN => co(i-1), S0 => tsum(2*i), S1 => tsum(2*i+1), COUT => co(i));
+  end generate GEN;
+
+  scuba_vhi_inst : VHI
+    port map (Z => scuba_vhi);
+
+  scuba_vlo_inst : VLO
+    port map (Z => scuba_vlo);
+
+  Result <= r0_sum;
+end Structure;
diff --git a/releases/tdc_v2.3/Channel_200.vhd b/releases/tdc_v2.3/Channel_200.vhd
index 0d9858bfa2ee585bb5ab7e5ca3504be332dbed5f..98a709a9eb7e87907afca1e34af8eba5d53ceddb 100644 (file)
--- a/releases/tdc_v2.3/Channel_200.vhd
+++ b/releases/tdc_v2.3/Channel_200.vhd
@@ -65,9 +65,9 @@ architecture Channel_200 of Channel_200 is
   end component;
 
   -- carry chain
-  signal data_a      : std_logic_vector(303 downto 0);
-  signal data_b      : std_logic_vector(303 downto 0);
-  signal result      : std_logic_vector(303 downto 0);
+  signal data_a      : std_logic_vector(327-FPGA_TYPE*8 downto 0);
+  signal data_b      : std_logic_vector(327-FPGA_TYPE*8 downto 0);
+  signal result      : std_logic_vector(327-FPGA_TYPE*8 downto 0);
   signal ff_array_en : std_logic;
 
   -- hit detection
@@ -184,7 +184,7 @@ begin  -- Channel_200
   end generate GEN_TrgWinEndTdcDist_Sim;
 
 
-  SimAdderYes : if SIMULATION = c_YES generate
+  SimAdderYes : if SIMULATION = c_YES and FPGA_TYPE = 3 generate
     --purpose: Tapped Delay Line 304 (Carry Chain) with wave launcher (21) double transition
     FC : Adder_304
       port map (
@@ -197,7 +197,7 @@ begin  -- Channel_200
     data_a <= x"FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFc030c0F"&x"7FFFFFF";
     data_b <= x"000000000000000000000000000000000000000000000000000000000000000000000"& HIT_IN & x"000000"&"00" & not(HIT_IN);
   end generate SimAdderYes;
-  SimAdderNo : if SIMULATION = c_NO generate
+  SimAdderNo : if SIMULATION = c_NO and FPGA_TYPE = 3 generate
     --purpose: Tapped Delay Line 304 (Carry Chain) with wave launcher (21) double transition
     FC : Adder_304
       port map (
@@ -211,6 +211,35 @@ begin  -- Channel_200
     data_b <= x"000000000000000000000000000000000000000000000000000000000000000000000000"&"000"&HIT_IN&x"00"&"000"&not(HIT_IN);
   end generate SimAdderNo;
 
+  
+   SimAdderYes5 : if SIMULATION = c_YES and FPGA_TYPE = 5 generate
+    --purpose: Tapped Delay Line 304 (Carry Chain) with wave launcher (21) double transition
+    FC : Adder_288
+      port map (
+        CLK    => CLK_200,
+        RESET  => '0',
+        DataA  => data_a,
+        DataB  => data_b,
+        ClkEn  => ff_array_en,
+        Result => result);
+    data_a <= x"FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFc00000F"&x"EFFFF";
+    data_b <= x"0000000000000000000000000000000000000000000000000000000000000000000"&"000"&HIT_IN&x"000"&"000"&HIT_IN;
+  end generate;
+  SimAdderNo5 : if SIMULATION = c_NO and FPGA_TYPE = 5 generate
+    --purpose: Tapped Delay Line 304 (Carry Chain) with wave launcher (21) double transition
+    FC : Adder_288
+      port map (
+        CLK    => CLK_200,
+        RESET  => '0',
+        DataA  => data_a,
+        DataB  => data_b,
+        ClkEn  => ff_array_en,
+        Result => result);
+    data_a <= x"FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF"&x"EFFFF";
+    data_b <= x"0000000000000000000000000000000000000000000000000000000000000000000"&"000"&HIT_IN&x"000"&"000"&HIT_IN;
+  end generate;
+  
+  
   ff_array_en <= not(hit_detect or hit_detect_r);  -- or hit_detect_2r);
 
   result_2_r <= result(2) when rising_edge(CLK_200);
@@ -322,17 +351,19 @@ begin  -- Channel_200
   end process EpochCounterCapture;
 
   --purpose: Encoder
-  --Encoder : Encoder_304_Bit
-  --  port map (
-  --    RESET           => RESET_200,
-  --    CLK             => CLK_200,
-  --    START_IN        => encoder_start,
-  --    THERMOCODE_IN   => result,
-  --    FINISHED_OUT    => encoder_finished,
-  --    DECIMAL_CODE_OUT => encoder_data_out,
-  --    ENCODER_DEBUG   => encoder_debug);
-
+gen_Encoder304 : if FPGA_TYPE = 3 generate
+  Encoder : Encoder_304_Bit
+   port map (
+     RESET           => RESET_200,
+     CLK             => CLK_200,
+     START_IN        => encoder_start,
+     THERMOCODE_IN   => result,
+     FINISHED_OUT    => encoder_finished,
+     DECIMAL_CODE_OUT => encoder_data_out,
+     ENCODER_DEBUG   => encoder_debug);
+end generate;
   --purpose: Encoder
+gen_Encoder288 : if FPGA_TYPE = 5 generate
   Encoder : Encoder_288_Bit
     port map (
       RESET            => RESET_200,
@@ -346,7 +377,8 @@ begin  -- Channel_200
       CHAIN_VALID_OUT  => write_chain,
       CHAIN_DATA_OUT   => chain
       );
-
+end generate;
+      
   RingBuffer_128_dyn : if RING_BUFFER_SIZE = 7 generate
     FIFO : FIFO_DC_36x128_DynThr_OutReg
       port map (
diff --git a/releases/tdc_v2.3/Encoder_288_Bit.vhd b/releases/tdc_v2.3/Encoder_288_Bit.vhd
index 1f0a875b80a269593216fb304794aa6c35887dec..9ffb423db28ac600d5538e9febfeddcf2b74b1d5 100644 (file)
--- a/releases/tdc_v2.3/Encoder_288_Bit.vhd
+++ b/releases/tdc_v2.3/Encoder_288_Bit.vhd
@@ -4,7 +4,7 @@
 -- File       : Encoder_288_Bit.vhd
 -- Author     : Cahit Ugur
 -- Created    : 2011-11-28
--- Last update: 2016-03-23
+-- Last update: 2017-04-08
 -------------------------------------------------------------------------------
 -- Description: Encoder for 288 bits
 -------------------------------------------------------------------------------
@@ -59,36 +59,52 @@ architecture behavioral of Encoder_288_Bit is
 -------------------------------------------------------------------------------
 -- Signal Declarations
 -------------------------------------------------------------------------------
-  signal P_lut            : std_logic_vector(35 downto 0);
-  signal P_one            : std_logic_vector(35 downto 0);
-  signal P_mux            : std_logic_vector(34 downto 0);
-  signal mux_control      : std_logic_vector(5 downto 0);
-  signal mux_control_reg  : std_logic_vector(5 downto 0);
-  signal mux_control_2reg : std_logic_vector(5 downto 0);
-  signal mux_control_3reg : std_logic_vector(5 downto 0);
-  signal interval_reg     : std_logic_vector(8 downto 0);
-  signal interval_decimal : std_logic_vector(2 downto 0);
-  signal decimal_code_f   : std_logic_vector(8 downto 0);
-  signal decimal_code_r   : std_logic_vector(8 downto 0);
-  signal address          : std_logic_vector(9 downto 0);
-  signal address_r        : std_logic_vector(9 downto 0);
-  signal q_reg            : std_logic_vector(7 downto 0);
-  signal info             : std_logic_vector(1 downto 0);
-  signal info_reg         : std_logic_vector(1 downto 0);
-  signal info_2reg        : std_logic_vector(1 downto 0);
-  signal info_3reg        : std_logic_vector(1 downto 0);
+  signal P_lut                     : std_logic_vector(35 downto 0);
+  signal P_one                     : std_logic_vector(35 downto 0);
+  signal P_mux                     : std_logic_vector(34 downto 0);
+  signal mux_control               : std_logic_vector(5 downto 0);
+  signal mux_control_reg           : std_logic_vector(5 downto 0);
+  signal mux_control_2reg          : std_logic_vector(5 downto 0);
+  signal mux_control_3reg          : std_logic_vector(5 downto 0);
+  signal interval_reg              : std_logic_vector(8 downto 0);
+  signal interval_decimal          : std_logic_vector(2 downto 0);
+  signal decimal_code_f            : std_logic_vector(8 downto 0);
+  signal decimal_code_r            : std_logic_vector(8 downto 0);
+  signal address                   : std_logic_vector(9 downto 0);
+  signal address_r                 : std_logic_vector(9 downto 0);
+  signal q_reg                     : std_logic_vector(7 downto 0);
+  signal info                      : std_logic_vector(1 downto 0);
+  signal info_reg                  : std_logic_vector(1 downto 0);
+  signal info_2reg                 : std_logic_vector(1 downto 0);
+  signal info_3reg                 : std_logic_vector(1 downto 0);
 --
-  signal conv_finished    : std_logic;
-  signal thermocode       : std_logic_vector(288 downto 0);
-  signal thermocode_r     : std_logic_vector(287 downto 0);
-  signal start_pipeline   : std_logic_vector(10 downto 0) := (others => '0');
-  signal chain_pipeline   : std_logic_vector(18 downto 0) := (others => '0');
+  signal conv_finished             : std_logic;
+  signal thermocode                : std_logic_vector(288 downto 0);
+  signal thermocode_r              : std_logic_vector(287 downto 0);
+  signal thermocode_tmp            : std_logic_vector(287 downto 0);
+  signal start_pipeline            : std_logic_vector(10 downto 0) := (others => '0');
+  signal chain_pipeline            : std_logic_vector(18 downto 0) := (others => '0');
 --debug
+  type std_logic_vector_array_288 is array(integer range <>) of std_logic_vector(287 downto 0);
   type std_logic_vector_array_10 is array(integer range <>) of std_logic_vector(9 downto 0);
-  signal decimal_code_i   : std_logic_vector_array_10(0 to 3);
-  signal chain            : std_logic_vector(15 downto 0);
-  signal chain_valid      : std_logic;
-
+  signal decimal_code_i            : std_logic_vector_array_10(0 to 3);
+  signal chain                     : std_logic_vector(15 downto 0);
+  signal chain_valid               : std_logic;
+  signal start_in_r                : std_logic                     := '0';
+  signal start_in_2r               : std_logic                     := '0';
+  signal thermocode_array          : std_logic_vector_array_288(0 to 1);
+  signal thermocode_r1             : std_logic_vector(287 downto 0);
+  signal thermocode_f1             : std_logic_vector(287 downto 0);
+  signal thermocode_r2             : std_logic_vector(287 downto 0);
+  signal thermocode_f2             : std_logic_vector(287 downto 0);
+  signal start_r                   : std_logic                     := '0';
+  signal start_f                   : std_logic                     := '0';
+  signal chain_r                   : std_logic_vector(15 downto 0);
+  signal chain_f                   : std_logic_vector(15 downto 0);
+  type CHAIN_FSM_TYPE is (IDLE, LEADING_EDGE, LEADING_EDGE_2ND, TRAILING_EDGE);
+  signal STATE_CURRENT, STATE_NEXT : CHAIN_FSM_TYPE;
+    
+  
   attribute syn_keep                     : boolean;
   attribute syn_keep of mux_control      : signal is true;
   attribute syn_keep of mux_control_reg  : signal is true;
@@ -164,7 +180,8 @@ begin
     end if;
   end process Interval_Selection;
 
-  The_ROM : entity work.ROM_encoder_3
+--  The_ROM : entity work.ROM_encoder_3 --SIMULATION
+  The_ROM : entity work.ROM_encoder_4   --REAL
     port map (
       Address    => address,
       OutClock   => CLK,
@@ -227,6 +244,7 @@ begin
 -- DEBUG DATA FORMATS
 -------------------------------------------------------------------------------
   DATA_FORMAT_13 : if TDC_DATA_FORMAT = 13 generate
+    -- purpose: write decimal value and the chain
     SampleThermocode : process (CLK) is
     begin
       if rising_edge(CLK) then          -- rising clock edge
@@ -252,11 +270,10 @@ begin
           chain_pipeline(0) <= '0';
         end if;
 
-        FINISHED_OUT                <= conv_finished;
-        decimal_code_r              <= mux_control_3reg & interval_decimal;
-        decimal_code_f              <= decimal_code_r;
-        conv_finished               <= start_pipeline(5);
-        chain_pipeline(18 downto 1) <= chain_pipeline(17 downto 0);
+        FINISHED_OUT   <= conv_finished;
+        decimal_code_r <= mux_control_3reg & interval_decimal;
+        decimal_code_f <= decimal_code_r;
+        conv_finished  <= start_pipeline(5);
       end if;
     end process Decimal_Code_Calculation;
 --
@@ -270,15 +287,18 @@ begin
             tmp(j) := tmp(j) or (thermocode_r(i*16+j) and chain_pipeline(i+1));
           end loop;
         end loop;
-        chain           <= tmp;
-        chain_valid     <= or_all(chain_pipeline(18 downto 1));
-        CHAIN_DATA_OUT  <= chain;
-        CHAIN_VALID_OUT <= chain_valid;
+        chain                       <= tmp;
+        chain_pipeline(18 downto 1) <= chain_pipeline(17 downto 0);
+        chain_valid                 <= or_all(chain_pipeline(18 downto 1));
+        CHAIN_DATA_OUT              <= chain;
+        CHAIN_VALID_OUT             <= chain_valid;
       end if;
     end process Chain_Readout;
+--
   end generate DATA_FORMAT_13;
-
+-------------------------------------------------------------------------------
   DATA_FORMAT_14 : if TDC_DATA_FORMAT = 14 generate
+    -- purpose: 
     Decimal_Code_Calculation : process (CLK)
     begin
       if rising_edge(CLK) then
@@ -313,34 +333,110 @@ begin
       end if;
     end process Decimal_Code_Calculation;
   end generate DATA_FORMAT_14;
-
+-------------------------------------------------------------------------------
   DATA_FORMAT_15 : if TDC_DATA_FORMAT = 15 generate
-    SampleThermocode : process (CLK) is
+    FSM_CHAIN_SEQUENTIAL: process (CLK) is
     begin
-      if rising_edge(CLK) then          -- rising clock edge
-        if START_IN = '1' then
-          thermocode_r <= THERMOCODE_IN;
+      -- Outputs to be registered
+      if rising_edge(CLK) then  -- rising clock edge
+        if RESET = '1' then
+          STATE_CURRENT <= IDLE;
+        else
+          STATE_CURRENT <= STATE_NEXT;
         end if;
-      end if;
-    end process SampleThermocode;
---
-    Chain_Readout : process (CLK)
-      variable tmp : std_logic_vector(15 downto 0);
-    begin
-      if rising_edge(CLK) then
-        tmp := (others => '0');
-        make_mux : for i in 0 to 17 loop
-          make_mux_2 : for j in 0 to 15 loop
-            tmp(j) := tmp(j) or (thermocode_r(i*16+j) and chain_pipeline(i));
-          end loop;
-        end loop;
-        chain                       <= tmp;
-        chain_valid                 <= or_all(chain_pipeline(17 downto 0));
-        CHAIN_DATA_OUT              <= chain;
+        thermocode_r1 <= thermocode_f1;
+        thermocode_r2 <= thermocode_f2;
+        start_r       <= start_f;
+        chain_r       <= chain_f;
+        
+        chain_pipeline(18 downto 0) <= chain_pipeline(17 downto 0) & start_r;
+        chain_valid                 <= or_all(chain_pipeline(16 downto 0)) or start_r;
+        CHAIN_DATA_OUT              <= chain_r;
         CHAIN_VALID_OUT             <= chain_valid;
-        chain_pipeline(17 downto 0) <= chain_pipeline(16 downto 0) & START_IN;
       end if;
-    end process Chain_Readout;
+      -- Outputs not to be registered
+      
+    end process FSM_CHAIN_SEQUENTIAL;
+
+    FSM_CHAIN_COMBINATIONAL : process (STATE_CURRENT, START_IN, THERMOCODE_IN, chain_pipeline, chain_valid, thermocode_r1, thermocode_r2) is
+    begin
+      -- Default values
+      STATE_NEXT    <= STATE_CURRENT;
+      thermocode_f1 <= (others => '0');
+      thermocode_f2 <= thermocode_r2;
+      start_f       <= '0';
+      chain_f       <= (others => '0');
+      
+      case STATE_CURRENT is
+        when IDLE =>
+          if START_IN = '1' then
+            STATE_NEXT    <= LEADING_EDGE;
+            thermocode_f1 <= THERMOCODE_IN;
+            start_f       <= '1';
+          end if;
+
+        when LEADING_EDGE =>
+          if START_IN = '1' then
+            STATE_NEXT    <= LEADING_EDGE_2ND;
+            thermocode_f2 <= THERMOCODE_IN;
+          elsif chain_pipeline(18) = '1' then
+            STATE_NEXT <= IDLE;
+          end if;
+          chain_f       <= thermocode_r1(15 downto 0);
+          thermocode_f1 <= x"0000" & thermocode_r1(287 downto 16);
+
+        when LEADING_EDGE_2ND =>
+          if chain_valid = '0' then
+            STATE_NEXT <= TRAILING_EDGE;
+            start_f    <= '1';
+          end if;
+          chain_f       <= thermocode_r1(15 downto 0);
+          thermocode_f1 <= x"0000" & thermocode_r1(287 downto 16);
+
+        when TRAILING_EDGE =>
+          if chain_valid = '0' and start_r = '0'then
+            STATE_NEXT <= IDLE;
+          end if;
+          chain_f       <= thermocode_r2(15 downto 0);
+          thermocode_f2 <= x"0000" & thermocode_r2(287 downto 16);
+                    
+        when others =>
+          STATE_NEXT <= IDLE;
+      end case;
+    end process FSM_CHAIN_COMBINATIONAL;
+
+
+    
+
+--    SampleThermocode : process (CLK) is
+--    begin
+--      if rising_edge(CLK) then          -- rising clock edge
+--        if START_IN = '1' then
+--          thermocode_tmp <= THERMOCODE_IN;
+--        end if;
+--        if chain_pipeline = "0000000000000000001" or chain_pipeline = "1000000000000000000"then
+--          thermocode_r <= thermocode_tmp;
+--        end if;
+--      end if;
+--    end process SampleThermocode;
+----
+--    Chain_Readout : process (CLK)
+--      variable tmp : std_logic_vector(15 downto 0);
+--    begin
+--      if rising_edge(CLK) then
+--        tmp := (others => '0');
+--        make_mux : for i in 0 to 17 loop
+--          make_mux_2 : for j in 0 to 15 loop
+--            tmp(j) := tmp(j) or (thermocode_r(i*16+j) and chain_pipeline(i+1));
+--          end loop;
+--        end loop;
+--        chain                       <= tmp;
+--        chain_valid                 <= or_all(chain_pipeline(18 downto 1));
+--        CHAIN_DATA_OUT              <= chain;
+--        CHAIN_VALID_OUT             <= chain_valid;
+--        chain_pipeline(18 downto 0) <= chain_pipeline(17 downto 0) & START_IN;
+--      end if;
+--    end process Chain_Readout;
   end generate DATA_FORMAT_15;
 
 -------------------------------------------------------------------------------
diff --git a/releases/tdc_v2.3/ROM_encoder_ecp5.vhd b/releases/tdc_v2.3/ROM_encoder_ecp5.vhd
index 0b051446ab355e4a54311a0ceef7b5a1f60519ae..15d512f53881085925bb23b0bede58fe49882209 120000 (symlink)
--- a/releases/tdc_v2.3/ROM_encoder_ecp5.vhd
+++ b/releases/tdc_v2.3/ROM_encoder_ecp5.vhd
@@ -1 +1 @@
-rom_encoder/ecp5/ROM_encoder_3/ROM_encoder_3.vhd
\ No newline at end of file
+rom_encoder/ecp5/ROM_encoder_4/ROM_encoder_4.vhd
\ No newline at end of file
diff --git a/releases/tdc_v2.3/TDC_record.vhd b/releases/tdc_v2.3/TDC_record.vhd
index 7d0e50a86a3d67205ac7f90c42810f1fadca3507..ad4e12189d9fd68af3a602527b8d0ccb1a8c4dca 100644 (file)
--- a/releases/tdc_v2.3/TDC_record.vhd
+++ b/releases/tdc_v2.3/TDC_record.vhd
@@ -95,7 +95,7 @@ architecture TDC_record of TDC_record is
   signal calibration_freq_select                          : unsigned(3 downto 0)                        := (others => '0');
   signal cal_cntr_start                                   : std_logic;
   signal cal_cntr_start_sync                              : std_logic;
-  signal cal_cntr                                         : std_logic_vector(2 downto 0);
+  signal cal_cntr                                         : std_logic_vector(4 downto 0);
 -- To the channels
   signal rd_en                                            : std_logic_vector(CHANNEL_NUMBER-1 downto 0);
   signal trg_time                                         : std_logic_vector(38 downto 0);
@@ -243,9 +243,9 @@ begin
   begin
     if rising_edge(HIT_CAL_IN) then     -- rising clock edge
       if cal_cntr_start = '0' then
-        cal_cntr <= "100";
+        cal_cntr <= "01000";
       else
-        cal_cntr <= std_logic_vector(unsigned(cal_cntr) + to_unsigned(1, 3));
+        cal_cntr <= std_logic_vector(unsigned(cal_cntr) + to_unsigned(1, 5));
       end if;
       cal_cntr_start_sync <= calibration_on;
       cal_cntr_start      <= cal_cntr_start_sync;
diff --git a/releases/tdc_v2.3/dirich_tdc_constraints.lpf b/releases/tdc_v2.3/dirich_tdc_constraints.lpf
index 1973a267c2543d43f74c7204f25d9a9171cb15ff..1cb327f239e42325719ed8d8aa39df9ae36afce1 100644 (file)
--- a/releases/tdc_v2.3/dirich_tdc_constraints.lpf
+++ b/releases/tdc_v2.3/dirich_tdc_constraints.lpf
@@ -5,21 +5,21 @@
 ##                 DELAY LINE and HIT BUFFER PLACEMENTS                    ##
 ##############################################################################
 ##############################################################################
-UGROUP "Ref_Ch" BBOX 1 36 
-       BLKNAME THE_TDC/ReferenceChannel/Channel200/SimAdderNo.FC
+UGROUP "Ref_Ch" BBOX 1 36
+       BLKNAME THE_TDC/ReferenceChannel/Channel200/SimAdderNo5.FC
        ;
-LOCATE UGROUP "Ref_Ch" SITE "R11C44D" ;
+LOCATE UGROUP "Ref_Ch" SITE "R8C44D" ;
 UGROUP "hitBuf_ref" BBOX 1 1 
        BLKNAME THE_TDC/hit_mux_ref
        ;
-LOCATE UGROUP "hitBuf_ref" SITE "R12C45D" ;
+LOCATE UGROUP "hitBuf_ref" SITE "R9C45D" ;
 UGROUP "Ref_ff_en" BBOX 1 1 
        BLKNAME THE_TDC/ReferenceChannel/Channel200/ff_array_en_1_i
        ;
-LOCATE UGROUP "Ref_ff_en" SITE "R12C62D" ;
+LOCATE UGROUP "Ref_ff_en" SITE "R9C62D" ;
 #
-UGROUP "FC_1" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.1.Channels/Channel200/SimAdderNo.FC
+UGROUP "FC_1" BBOX 1 36
+       BLKNAME THE_TDC/GEN_Channels.1.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_1" SITE "R11C2D" ;
 UGROUP "hitBuf_1" BBOX 1 1 
@@ -31,8 +31,8 @@ UGROUP "ff_en_1" BBOX 1 1
        ;
 LOCATE UGROUP "ff_en_1" SITE "R12C20D" ;
 #
-UGROUP "FC_2" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.2.Channels/Channel200/SimAdderNo.FC
+UGROUP "FC_2" BBOX 1 36
+       BLKNAME THE_TDC/GEN_Channels.2.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_2" SITE "R13C2D" ;
 UGROUP "hitBuf_2" BBOX 1 1 
@@ -44,8 +44,8 @@ UGROUP "ff_en_2" BBOX 1 1
        ;
 LOCATE UGROUP "ff_en_2" SITE "R14C20D" ;
 #
-UGROUP "FC_3" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.3.Channels/Channel200/SimAdderNo.FC
+UGROUP "FC_3" BBOX 1 36
+       BLKNAME THE_TDC/GEN_Channels.3.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_3" SITE "R30C2D" ;
 UGROUP "hitBuf_3" BBOX 1 1 
@@ -57,8 +57,8 @@ UGROUP "ff_en_3" BBOX 1 1
        ;
 LOCATE UGROUP "ff_en_3" SITE "R31C20D" ;
 #
-UGROUP "FC_4" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.4.Channels/Channel200/SimAdderNo.FC
+UGROUP "FC_4" BBOX 1 36
+       BLKNAME THE_TDC/GEN_Channels.4.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_4" SITE "R32C2D" ;
 UGROUP "hitBuf_4" BBOX 1 1 
@@ -71,7 +71,7 @@ UGROUP "ff_en_4" BBOX 1 1
 LOCATE UGROUP "ff_en_4" SITE "R33C20D" ;
 #
 UGROUP "FC_5" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.5.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.5.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_5" SITE "R35C2D" ;
 UGROUP "hitBuf_5" BBOX 1 1 
@@ -84,7 +84,7 @@ UGROUP "ff_en_5" BBOX 1 1
 LOCATE UGROUP "ff_en_5" SITE "R36C20D" ;
 #
 UGROUP "FC_6" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.6.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.6.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_6" SITE "R37C2D" ;
 UGROUP "hitBuf_6" BBOX 1 1 
@@ -97,7 +97,7 @@ UGROUP "ff_en_6" BBOX 1 1
 LOCATE UGROUP "ff_en_6" SITE "R38C20D" ;
 #
 UGROUP "FC_7" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.7.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.7.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_7" SITE "R54C2D" ;
 UGROUP "hitBuf_7" BBOX 1 1 
@@ -110,7 +110,7 @@ UGROUP "ff_en_7" BBOX 1 1
 LOCATE UGROUP "ff_en_7" SITE "R55C20D" ;
 #
 UGROUP "FC_8" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.8.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.8.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_8" SITE "R56C2D" ;
 UGROUP "hitBuf_8" BBOX 1 1 
@@ -123,7 +123,7 @@ UGROUP "ff_en_8" BBOX 1 1
 LOCATE UGROUP "ff_en_8" SITE "R57C20D" ;
 #
 UGROUP "FC_9" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.9.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.9.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_9" SITE "R59C2D" ;
 UGROUP "hitBuf_9" BBOX 1 1 
@@ -136,7 +136,7 @@ UGROUP "ff_en_9" BBOX 1 1
 LOCATE UGROUP "ff_en_9" SITE "R60C20D" ;
 #
 UGROUP "FC_10" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.10.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.10.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_10" SITE "R61C2D" ;
 UGROUP "hitBuf_10" BBOX 1 1 
@@ -149,7 +149,7 @@ UGROUP "ff_en_10" BBOX 1 1
 LOCATE UGROUP "ff_en_10" SITE "R62C20D" ;
 #
 UGROUP "FC_11" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.11.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.11.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_11" SITE "R78C2D" ;
 UGROUP "hitBuf_11" BBOX 1 1 
@@ -162,7 +162,7 @@ UGROUP "ff_en_11" BBOX 1 1
 LOCATE UGROUP "ff_en_11" SITE "R79C20D" ;
 #
 UGROUP "FC_12" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.12.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.12.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_12" SITE "R80C2D" ;
 UGROUP "hitBuf_12" BBOX 1 1 
@@ -175,7 +175,7 @@ UGROUP "ff_en_12" BBOX 1 1
 LOCATE UGROUP "ff_en_12" SITE "R81C20D" ;
 #
 UGROUP "FC_13" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.13.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.13.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_13" SITE "R90C2D" ;
 UGROUP "hitBuf_13" BBOX 1 1 
@@ -188,7 +188,7 @@ UGROUP "ff_en_13" BBOX 1 1
 LOCATE UGROUP "ff_en_13" SITE "R91C20D" ;
 #
 UGROUP "FC_14" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.14.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.14.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_14" SITE "R92C2D" ;
 UGROUP "hitBuf_14" BBOX 1 1 
@@ -201,7 +201,7 @@ UGROUP "ff_en_14" BBOX 1 1
 LOCATE UGROUP "ff_en_14" SITE "R93C20D" ;
 #
 UGROUP "FC_15" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.15.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.15.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_15" SITE "R90C86D" ;
 UGROUP "hitBuf_15" BBOX 1 1 
@@ -214,7 +214,7 @@ UGROUP "ff_en_15" BBOX 1 1
 LOCATE UGROUP "ff_en_15" SITE "R91C104D" ;
 #
 UGROUP "FC_16" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.16.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.16.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_16" SITE "R92C86D" ;
 UGROUP "hitBuf_16" BBOX 1 1 
@@ -227,7 +227,7 @@ UGROUP "ff_en_16" BBOX 1 1
 LOCATE UGROUP "ff_en_16" SITE "R93C104D" ;
 #
 UGROUP "FC_17" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.17.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.17.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_17" SITE "R11C86D" ;
 UGROUP "hitBuf_17" BBOX 1 1 
@@ -240,7 +240,7 @@ UGROUP "ff_en_17" BBOX 1 1
 LOCATE UGROUP "ff_en_17" SITE "R12C104D" ;
 #
 UGROUP "FC_18" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.18.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.18.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_18" SITE "R13C86D" ;
 UGROUP "hitBuf_18" BBOX 1 1 
@@ -253,7 +253,7 @@ UGROUP "ff_en_18" BBOX 1 1
 LOCATE UGROUP "ff_en_18" SITE "R14C104D" ;
 #
 UGROUP "FC_19" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.19.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.19.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_19" SITE "R30C86D" ;
 UGROUP "hitBuf_19" BBOX 1 1 
@@ -266,7 +266,7 @@ UGROUP "ff_en_19" BBOX 1 1
 LOCATE UGROUP "ff_en_19" SITE "R31C104D" ;
 #
 UGROUP "FC_20" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.20.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.20.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_20" SITE "R32C86D" ;
 UGROUP "hitBuf_20" BBOX 1 1 
@@ -279,7 +279,7 @@ UGROUP "ff_en_20" BBOX 1 1
 LOCATE UGROUP "ff_en_20" SITE "R33C104D" ;
 #
 UGROUP "FC_21" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.21.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.21.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_21" SITE "R35C86D" ;
 UGROUP "hitBuf_21" BBOX 1 1 
@@ -292,7 +292,7 @@ UGROUP "ff_en_21" BBOX 1 1
 LOCATE UGROUP "ff_en_21" SITE "R36C104D" ;
 #
 UGROUP "FC_22" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.22.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.22.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_22" SITE "R37C86D" ;
 UGROUP "hitBuf_22" BBOX 1 1 
@@ -305,7 +305,7 @@ UGROUP "ff_en_22" BBOX 1 1
 LOCATE UGROUP "ff_en_22" SITE "R38C104D" ;
 #
 UGROUP "FC_23" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.23.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.23.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_23" SITE "R54C86D" ;
 UGROUP "hitBuf_23" BBOX 1 1 
@@ -318,7 +318,7 @@ UGROUP "ff_en_23" BBOX 1 1
 LOCATE UGROUP "ff_en_23" SITE "R55C104D" ;
 #
 UGROUP "FC_24" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.24.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.24.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_24" SITE "R56C86D" ;
 UGROUP "hitBuf_24" BBOX 1 1 
@@ -331,7 +331,7 @@ UGROUP "ff_en_24" BBOX 1 1
 LOCATE UGROUP "ff_en_24" SITE "R57C104D" ;
 #
 UGROUP "FC_25" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.25.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.25.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_25" SITE "R59C86D" ;
 UGROUP "hitBuf_25" BBOX 1 1 
@@ -344,7 +344,7 @@ UGROUP "ff_en_25" BBOX 1 1
 LOCATE UGROUP "ff_en_25" SITE "R60C104D" ;
 #
 UGROUP "FC_26" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.26.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.26.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_26" SITE "R61C86D" ;
 UGROUP "hitBuf_26" BBOX 1 1 
@@ -357,7 +357,7 @@ UGROUP "ff_en_26" BBOX 1 1
 LOCATE UGROUP "ff_en_26" SITE "R62C104D" ;
 #
 UGROUP "FC_27" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.27.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.27.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_27" SITE "R78C86D" ;
 UGROUP "hitBuf_27" BBOX 1 1 
@@ -370,7 +370,7 @@ UGROUP "ff_en_27" BBOX 1 1
 LOCATE UGROUP "ff_en_27" SITE "R79C104D" ;
 #
 UGROUP "FC_28" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.28.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.28.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_28" SITE "R80C86D" ;
 UGROUP "hitBuf_28" BBOX 1 1 
@@ -383,33 +383,33 @@ UGROUP "ff_en_28" BBOX 1 1
 LOCATE UGROUP "ff_en_28" SITE "R81C104D" ;
 #
 UGROUP "FC_29" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.29.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.29.Channels/Channel200/SimAdderNo5.FC
        ;
-LOCATE UGROUP "FC_29" SITE "R71C44D" ;
+LOCATE UGROUP "FC_29" SITE "R11C44D" ;
 UGROUP "hitBuf_29" BBOX 1 1 
        BLKNAME THE_TDC/GEN_hit_mux.29.hit_mux_ch
        ;
-LOCATE UGROUP "hitBuf_29" SITE "R72C45D" ;
+LOCATE UGROUP "hitBuf_29" SITE "R12C45D" ;
 UGROUP "ff_en_29" BBOX 1 1 
        BLKNAME THE_TDC/GEN_Channels.29.Channels/Channel200/ff_array_en_1_i
        ;
-LOCATE UGROUP "ff_en_29" SITE "R72C62D" ;
+LOCATE UGROUP "ff_en_29" SITE "R12C62D" ;
 #
 UGROUP "FC_30" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.30.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.30.Channels/Channel200/SimAdderNo5.FC
        ;
-LOCATE UGROUP "FC_30" SITE "R73C44D" ;
+LOCATE UGROUP "FC_30" SITE "R13C44D" ;
 UGROUP "hitBuf_30" BBOX 1 1 
        BLKNAME THE_TDC/GEN_hit_mux.30.hit_mux_ch
        ;
-LOCATE UGROUP "hitBuf_30" SITE "R74C45D" ;
+LOCATE UGROUP "hitBuf_30" SITE "R14C45D" ;
 UGROUP "ff_en_30" BBOX 1 1 
        BLKNAME THE_TDC/GEN_Channels.30.Channels/Channel200/ff_array_en_1_i
        ;
-LOCATE UGROUP "ff_en_30" SITE "R74C62D" ;
+LOCATE UGROUP "ff_en_30" SITE "R14C62D" ;
 #
 UGROUP "FC_31" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.31.Channels/Channel200/SimAdderNo.FC
+       BLKNAME THE_TDC/GEN_Channels.31.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_31" SITE "R90C44D" ;
 UGROUP "hitBuf_31" BBOX 1 1 
@@ -421,8 +421,8 @@ UGROUP "ff_en_31" BBOX 1 1
        ;
 LOCATE UGROUP "ff_en_31" SITE "R91C62D" ;
 #
-UGROUP "FC_32" BBOX 1 36 
-       BLKNAME THE_TDC/GEN_Channels.32.Channels/Channel200/SimAdderNo.FC
+UGROUP "FC_32" BBOX 1 36
+       BLKNAME THE_TDC/GEN_Channels.32.Channels/Channel200/SimAdderNo5.FC
        ;
 LOCATE UGROUP "FC_32" SITE "R92C44D" ;
 UGROUP "hitBuf_32" BBOX 1 1 
@@ -436,7 +436,7 @@ LOCATE UGROUP "ff_en_32" SITE "R93C62D" ;
 ##############################################################################
 ##                          CHANNEL PLACEMENTS                             ##
 ##############################################################################
-UGROUP "EF_LT1" BBOX 23 45 
+UGROUP "EF_LT1" BBOX 23 42 
        BLKNAME THE_TDC/GEN_Channels.1.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.1.Channels/Buffer_128.The_Buffer
        BLKNAME THE_TDC/GEN_Channels.2.Channels/Channel200
@@ -447,7 +447,7 @@ UGROUP "EF_LT1" BBOX 23 45
        BLKNAME THE_TDC/GEN_Channels.4.Channels/Buffer_128.The_Buffer
        ;
 LOCATE UGROUP "EF_LT1" SITE "R11C2D" ;
-UGROUP "EF_LT2" BBOX 23 45 
+UGROUP "EF_LT2" BBOX 23 42 
        BLKNAME THE_TDC/GEN_Channels.5.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.5.Channels/Buffer_128.The_Buffer
        BLKNAME THE_TDC/GEN_Channels.6.Channels/Channel200
@@ -458,7 +458,7 @@ UGROUP "EF_LT2" BBOX 23 45
        BLKNAME THE_TDC/GEN_Channels.8.Channels/Buffer_128.The_Buffer
        ;
 LOCATE UGROUP "EF_LT2" SITE "R35C2D" ;
-UGROUP "EF_LB2" BBOX 23 45 
+UGROUP "EF_LB2" BBOX 23 42
        BLKNAME THE_TDC/GEN_Channels.9.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.9.Channels/Buffer_128.The_Buffer
        BLKNAME THE_TDC/GEN_Channels.10.Channels/Channel200
@@ -469,14 +469,14 @@ UGROUP "EF_LB2" BBOX 23 45
        BLKNAME THE_TDC/GEN_Channels.12.Channels/Buffer_128.The_Buffer
        ;
 LOCATE UGROUP "EF_LB2" SITE "R59C2D" ;
-UGROUP "EF_LB1" BBOX 13 45 
+UGROUP "EF_LB1" BBOX 13 42 
        BLKNAME THE_TDC/GEN_Channels.13.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.13.Channels/Buffer_128.The_Buffer
        BLKNAME THE_TDC/GEN_Channels.14.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.14.Channels/Buffer_128.The_Buffer
        ;
 LOCATE UGROUP "EF_LB1" SITE "R81C2D" ;
-UGROUP "EF_RT1" BBOX 23 45 
+UGROUP "EF_RT1" BBOX 23 42 
        BLKNAME THE_TDC/GEN_Channels.17.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.17.Channels/Buffer_128.The_Buffer
        BLKNAME THE_TDC/GEN_Channels.18.Channels/Channel200
@@ -486,8 +486,8 @@ UGROUP "EF_RT1" BBOX 23 45
        BLKNAME THE_TDC/GEN_Channels.20.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.20.Channels/Buffer_128.The_Buffer
        ;
-LOCATE UGROUP "EF_RT1" SITE "R11C80D" ;
-UGROUP "EF_RT2" BBOX 23 45 
+LOCATE UGROUP "EF_RT1" SITE "R11C83D" ;
+UGROUP "EF_RT2" BBOX 23 42 
        BLKNAME THE_TDC/GEN_Channels.21.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.21.Channels/Buffer_128.The_Buffer
        BLKNAME THE_TDC/GEN_Channels.22.Channels/Channel200
@@ -497,8 +497,8 @@ UGROUP "EF_RT2" BBOX 23 45
        BLKNAME THE_TDC/GEN_Channels.24.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.24.Channels/Buffer_128.The_Buffer
        ;
-LOCATE UGROUP "EF_RT2" SITE "R35C80D" ;
-UGROUP "EF_RB2" BBOX 23 45 
+LOCATE UGROUP "EF_RT2" SITE "R35C83D" ;
+UGROUP "EF_RB2" BBOX 23 42 
        BLKNAME THE_TDC/GEN_Channels.25.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.25.Channels/Buffer_128.The_Buffer
        BLKNAME THE_TDC/GEN_Channels.26.Channels/Channel200
@@ -508,25 +508,30 @@ UGROUP "EF_RB2" BBOX 23 45
        BLKNAME THE_TDC/GEN_Channels.28.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.28.Channels/Buffer_128.The_Buffer
        ;
-LOCATE UGROUP "EF_RB2" SITE "R59C80D" ;
-UGROUP "EF_RB1" BBOX 13 45 
+LOCATE UGROUP "EF_RB2" SITE "R59C83D" ;
+UGROUP "EF_RB1" BBOX 13 42 
        BLKNAME THE_TDC/GEN_Channels.15.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.15.Channels/Buffer_128.The_Buffer
        BLKNAME THE_TDC/GEN_Channels.16.Channels/Channel200
        BLKNAME THE_TDC/GEN_Channels.16.Channels/Buffer_128.The_Buffer
        ;
-LOCATE UGROUP "EF_RB1" SITE "R81C80D" ;
-UGROUP "EF_CB1" BBOX 30 33 
-       BLKNAME THE_TDC/GEN_Channels.29.Channels/Channel200
-       BLKNAME THE_TDC/GEN_Channels.29.Channels/Buffer_128.The_Buffer
-       BLKNAME THE_TDC/GEN_Channels.30.Channels/Channel200
-       BLKNAME THE_TDC/GEN_Channels.30.Channels/Buffer_128.The_Buffer
+LOCATE UGROUP "EF_RB1" SITE "R81C83D" ;
+UGROUP "EF_CB1" BBOX 13 39 
        BLKNAME THE_TDC/GEN_Channels.31.Channels/Channel200
-       BLKNAME THE_TDC/GEN_Channels.31.Channels/Buffer_128.The_Buffer
+       BLKNAME THE_TDC/GEN_Channels.31.Channels/Buffer_32.The_Buffer
        BLKNAME THE_TDC/GEN_Channels.32.Channels/Channel200
-       BLKNAME THE_TDC/GEN_Channels.32.Channels/Buffer_128.The_Buffer
+       BLKNAME THE_TDC/GEN_Channels.32.Channels/Buffer_32.The_Buffer
+       ;
+LOCATE UGROUP "EF_CB1" SITE "R59C44D" ;
+UGROUP "EF_CT1" BBOX 21 39 
+       BLKNAME THE_TDC/ReferenceChannel/Channel200
+       BLKNAME THE_TDC/ReferenceChannel/Buffer_32.The_Buffer
+       BLKNAME THE_TDC/GEN_Channels.29.Channels/Channel200
+       BLKNAME THE_TDC/GEN_Channels.29.Channels/Buffer_32.The_Buffer
+       BLKNAME THE_TDC/GEN_Channels.30.Channels/Channel200
+       BLKNAME THE_TDC/GEN_Channels.30.Channels/Buffer_32.The_Buffer
        ;
-LOCATE UGROUP "EF_CB1" SITE "R64C47D" ;
+LOCATE UGROUP "EF_CT1" SITE "R2C44D" ;
 #############################################################################
 ## Stretcher
 #############################################################################
@@ -557,8 +562,8 @@ LOCATE UGROUP "Stretcher_B" SITE "R2C2D" ;
 #BLOCK NET "THE_TDC/edge_rising[*]" ;
 #BLOCK NET "THE_TDC/edge_falling[*]" ;
 # MULTICYCLE FROM CELL "PROC_TDC_CTRL_REG*tdc_ctrl_reg*" 4x;
-# MULTICYCLE TO CELL "THE_TDC/GEN_Channels*Channels/Channel200/SimAdderNo*FC/FF*" 4x;
-# MULTICYCLE TO CELL "THE_TDC/ReferenceChannel/Channel200/SimAdderNo*FC/FF*" 4x;
+# MULTICYCLE TO CELL "THE_TDC/GEN_Channels*Channels/Channel200/SimAdderNo5*FC/FF*" 4x;
+# MULTICYCLE TO CELL "THE_TDC/ReferenceChannel/Channel200/SimAdderNo5*FC/FF*" 4x;
 ## Maybe effective
 # MULTICYCLE FROM CELL "THE_TDC/GEN_Channels*Channels/The_Buffer/*" TO CELL "THE_TDC/TheReadout/rd_en*" 2 X;
 # # BLOCK NET "THE_TDC/reset_tdc*" ;
@@ -579,8 +584,8 @@ BLOCK PATH TO GROUP "LED_group" ;
 BLOCK NET "THE_TDC/edge_falling_3r[*]" ;
 BLOCK NET "THE_TDC/edge_rising_3r[*]" ;
 BLOCK NET "TRIG_IN_c" ;
-BLOCK PATH FROM CELL "THE_TDC/calibration_on*" TO CELL "THE_TDC/ReferenceChannel/Channel200/SimAdderNo.FC/FF*" ;
-BLOCK PATH FROM CELL "THE_TDC/calibration_on*" TO CELL "THE_TDC/GEN_Channels.*.Channels/Channel200/SimAdderNo.FC/FF*" ;
+BLOCK PATH FROM CELL "THE_TDC/calibration_on*" TO CELL "THE_TDC/ReferenceChannel/Channel200/SimAdderNo5.FC/FF*" ;
+BLOCK PATH FROM CELL "THE_TDC/calibration_on*" TO CELL "THE_TDC/GEN_Channels.*.Channels/Channel200/SimAdderNo5.FC/FF*" ;
 
 MULTICYCLE FROM CELL "THE_TDC/reset_counters" 30.000000 ns ;
 MULTICYCLE FROM CELL "THE_TDC/reset_tdc*" TO CLKNET "CLOCK_IN_c" 4.000000 X ;
@@ -594,7 +599,7 @@ MULTICYCLE FROM CELL "THE_TDC/TheTriggerHandler/TRG_TIME_OUT[*]" TO CELL "THE_TD
 MULTICYCLE FROM CELL "THE_TDC/TheEpochCounter/counter*" TO CELL "THE_TDC/ReferenceChannel/Channel200/epoch_cntr*" 3.000000 X ;
 MULTICYCLE FROM CELL "THE_TDC/TheEpochCounter/counter*" TO CELL "THE_TDC/GEN_Channels*Channels/Channel200/epoch_cntr*" 3.000000 X ;
 MULTICYCLE FROM CELL "THE_ENDPOINT/THE_ENDPOINT/genbuffers.0.geniobuf.gentrgapi.the_trigger_apl/reg_TRG_TYPE_OUT[*]" TO CELL "THE_TDC/TheTriggerHandler/STATE_TW_CURRENT[*]" 2.000000 X ;
-#MULTICYCLE FROM CELL "THE_TDC/calibration_on*" TO CELL "THE_TDC/ReferenceChannel/Channel200/SimAdderNo.FC/FF*" 3.000000 X ;
-#MULTICYCLE FROM CELL "THE_TDC/calibration_on*" TO CELL "THE_TDC/GEN_Channels.*.Channels/Channel200/SimAdderNo.FC/FF*" 3.000000 X ;
+#MULTICYCLE FROM CELL "THE_TDC/calibration_on*" TO CELL "THE_TDC/ReferenceChannel/Channel200/SimAdderNo5.FC/FF*" 3.000000 X ;
+#MULTICYCLE FROM CELL "THE_TDC/calibration_on*" TO CELL "THE_TDC/GEN_Channels.*.Channels/Channel200/SimAdderNo5.FC/FF*" 3.000000 X ;
 
-#MAXDELAY NET "THE_TDC/hit_in_i*" 0.600000 nS ;
+MAXDELAY NET "THE_TDC/hit_in_i*" 1.000000 nS ;
diff --git a/releases/tdc_v2.3/dirich_trbnet_constraints.lpf b/releases/tdc_v2.3/dirich_trbnet_constraints.lpf
index 82cb0068de7a518ef737d2ca41861be3fd28b10e..1d5dc0db982bf85060594a83895e6709af299694 100644 (file)
--- a/releases/tdc_v2.3/dirich_trbnet_constraints.lpf
+++ b/releases/tdc_v2.3/dirich_trbnet_constraints.lpf
@@ -21,13 +21,13 @@ MULTICYCLE FROM CELL "THE_CLOCK_RESET/THE_RESET_HANDLER/final_reset*" 30.000000
 
 
 
-REGION "REGION_SPI" "R18C60D"  8 18 DEVSIZE;
+REGION "REGION_SPI" "R21C60D"  8 18 DEVSIZE;
 LOCATE UGROUP "THE_SPI_RELOAD/THE_SPI_MASTER/SPI_group" REGION "REGION_SPI";
 LOCATE UGROUP "THE_SPI_RELOAD/THE_SPI_MEMORY/SPI_group" REGION "REGION_SPI";
 
 
 
-REGION "REGION_TRBNET" "R2C47D"  85 33 DEVSIZE;
+REGION "REGION_TRBNET" "R23C44D"  46 39 DEVSIZE;
 LOCATE UGROUP "THE_ENDPOINT/THE_ENDPOINT/MPLEX/MUX_group" REGION "REGION_TRBNET";
 
 #LOCATE UGROUP "THE_ENDPOINT/THE_ENDPOINT/genbuffers.0.geniobuf.IOBUF/GEN_IBUF.THE_IBUF/IBUF_group" REGION "REGION_TRBNET";
diff --git a/releases/tdc_v2.3/rom_encoder/ecp5/ROM_encoder_3/ROM_encoder_3.vhd b/releases/tdc_v2.3/rom_encoder/ecp5/ROM_encoder_3/ROM_encoder_3.vhd
index 2494fc9d497b45264938684f997798c4c7dea557..c3df7b1972f2f829652e15ad2a30e49bd55cd16d 100644 (file)
--- a/releases/tdc_v2.3/rom_encoder/ecp5/ROM_encoder_3/ROM_encoder_3.vhd
+++ b/releases/tdc_v2.3/rom_encoder/ecp5/ROM_encoder_3/ROM_encoder_3.vhd
@@ -1,24 +1,24 @@
--- VHDL netlist generated by SCUBA Diamond (64-bit) 3.6.0.83.4
+-- VHDL netlist generated by SCUBA Diamond (64-bit) 3.8.0.115.3
 -- Module  Version: 5.4
---/opt/lattice/diamond/3.6_x64/ispfpga/bin/lin64/scuba -w -n ROM_encoder_3 -lang vhdl -synth synplify -bus_exp 7 -bb -arch sa5p00m -type bram -wp 00 -rp 1100 -addr_width 10 -data_width 8 -num_rows 1024 -outdata REGISTERED -cascade -1 -resetmode SYNC -sync_reset -memfile /home/cugur/Projects/TDC_on_TRB3/tdc/releases/tdc_v2.3/rom_encoder/rom_encoder.mem -memformat orca -fdc /home/cugur/Projects/TDC_on_TRB3/tdc/releases/tdc_v2.3/rom_encoder/ecp5/ROM_encoder_3/ROM_encoder_3.fdc 
+--/opt/lattice/diamond/3.8_x64/ispfpga/bin/lin64/scuba -w -n ROM_encoder_4 -lang vhdl -synth synplify -bus_exp 7 -bb -arch sa5p00m -type bram -wp 00 -rp 1100 -addr_width 10 -data_width 8 -num_rows 1024 -outdata REGISTERED -cascade -1 -resetmode SYNC -sync_reset -memfile /home/cugur/Projects/TDC_on_TRB3/tdc/releases/tdc_v2.3/rom_encoder/rom_encoder_dirich.mem -memformat orca -fdc /home/cugur/Projects/TDC_on_TRB3/tdc/releases/tdc_v2.3/rom_encoder/ecp5/ROM_encoder_4/ROM_encoder_4.fdc 
 
--- Wed Mar 23 17:39:41 2016
+-- Sun Apr  9 22:09:37 2017
 
 library IEEE;
 use IEEE.std_logic_1164.all;
 library ecp5um;
 use ecp5um.components.all;
 
-entity ROM_encoder_3 is
+entity ROM_encoder_4 is
     port (
         Address: in  std_logic_vector(9 downto 0); 
         OutClock: in  std_logic; 
         OutClockEn: in  std_logic; 
         Reset: in  std_logic; 
         Q: out  std_logic_vector(7 downto 0));
-end ROM_encoder_3;
+end ROM_encoder_4;
 
-architecture Structure of ROM_encoder_3 is
+architecture Structure of ROM_encoder_4 is
 
     -- internal signal declarations
     signal scuba_vhi: std_logic;
@@ -26,8 +26,8 @@ architecture Structure of ROM_encoder_3 is
 
     attribute MEM_LPC_FILE : string; 
     attribute MEM_INIT_FILE : string; 
-    attribute MEM_LPC_FILE of ROM_encoder_3_0_0_0 : label is "ROM_encoder_3.lpc";
-    attribute MEM_INIT_FILE of ROM_encoder_3_0_0_0 : label is "rom_encoder.mem";
+    attribute MEM_LPC_FILE of ROM_encoder_4_0_0_0 : label is "ROM_encoder_4.lpc";
+    attribute MEM_INIT_FILE of ROM_encoder_4_0_0_0 : label is "rom_encoder_dirich.mem";
     attribute NGD_DRC_MASK : integer;
     attribute NGD_DRC_MASK of Structure : architecture is 1;
 
@@ -39,24 +39,24 @@ begin
     scuba_vlo_inst: VLO
         port map (Z=>scuba_vlo);
 
-    ROM_encoder_3_0_0_0: DP16KD
+    ROM_encoder_4_0_0_0: DP16KD
         generic map (INIT_DATA=> "STATIC", ASYNC_RESET_RELEASE=> "SYNC", 
-        INITVAL_3F=> "0x00000000800008000081000000000000000000820008100081000820008200000000000008200083", 
-        INITVAL_3E=> "0x00000000000000000000000000000000000000000000000000000000008300000000000000000084", 
-        INITVAL_3D=> "0x00000000000000000000000000000000000000830008200083000830008300000000000008400084", 
-        INITVAL_3C=> "0x00000000000000000000000000000000000000000008300000000840008400000000000008500085", 
+        INITVAL_3F=> "0x00000000800008000081000000008100081000820000000000000000008200000000830008300083", 
+        INITVAL_3E=> "0x00000000800000000000000000008200083000830000000000000000008300000000840000000084", 
+        INITVAL_3D=> "0x00000000000000000000000000008200000000830000000000000000000000000000830000000084", 
+        INITVAL_3C=> "0x00000000000000000000000000000000000000830000000000000000000000000000850000000085", 
         INITVAL_3B=> "0x00000000000000000000000000000000000000000000000000000000000000000000000000000000", 
-        INITVAL_3A=> "0x00000000000000000000000000000000000000000000000000000000000000000000000000000000", 
-        INITVAL_39=> "0x00000000000000000000000000000000000000000000000000000000000000000000000000000085", 
-        INITVAL_38=> "0x00000000000000000000000000000000000000000008400000000000008500000000000008600086", 
-        INITVAL_37=> "0x00087000000000000000000000000000000000000000000000000000000000000000000000000000", 
+        INITVAL_3A=> "0x00000000000000000000000000008300000000840000000000000000000000000000000000000085", 
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+++ b/releases/tdc_v2.3/tdc_components.vhd
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   end component;
 
+  component Adder_288 is
+    port (
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+      Result : out std_logic_vector(287 downto 0)); 
+  end component Adder_288;
+
   component Encoder_304_Bit is
     port (
       RESET            : in  std_logic;
diff --git a/releases/tdc_v2.3/unimportant_lines_constraints.lpf b/releases/tdc_v2.3/unimportant_lines_constraints.lpf
index 1cf3419bbe8655fc10cc898e0543ce9934a6de13..3e7f18592ce0f5707d7449d8287f1e59cf5940e6 100644 (file)
--- a/releases/tdc_v2.3/unimportant_lines_constraints.lpf
+++ b/releases/tdc_v2.3/unimportant_lines_constraints.lpf
@@ -30,6 +30,8 @@ MULTICYCLE FROM CELL "THE_TDC/GEN_Channels.*.Channels/Channel200/ringBuffer_almo
 
 #MULTICYCLE TO CELL "THE_TDC/ReferenceChannel/Channel200/SimAdderNo.FC/FF*" 4x;
 #MULTICYCLE TO CELL "THE_TDC/GEN_Channels.*.Channels/Channel200/SimAdderNo.FC/FF*" 4x;
+#MULTICYCLE TO CELL "THE_TDC/ReferenceChannel/Channel200/SimAdderNo5.FC/FF*" 4x;
+#MULTICYCLE TO CELL "THE_TDC/GEN_Channels.*.Channels/Channel200/SimAdderNo5.FC/FF*" 4x;
 
 MULTICYCLE TO CELL "THE_TDC/ReferenceChannel/Channel200/CHANNEL_200_DEBUG_OUT_1[*]" 4x;
 MULTICYCLE TO CELL "THE_TDC/GEN_Channels.*.Channels/Channel200/CHANNEL_200_DEBUG_OUT_1[*]" 4x;
The FPGA-TDC files