nxyter: keep status, working so far

nxyter: calibration trigger bug removed

nxyter, new working adc handler 2

nxyter, new working adc handler

tmp

cleanup adc handler

try new clock domains in nx_data_receiver

Readout seems to work with TrbNet test-pattern generator

CBMNet: data_stop-related timing problem in combination with slow fifo required additional output-buffer - now implemented. New simulation includes two lp_top's for an end-to-end coverage of the readout path. Simulation look  promising

CBMNet readout: Debug-Design for Periph-FPGA with Test-Pattern generator. Simulation proven. Scripts to verify data received by FLIB. Seems to work fine as long as there's no back-pressure

added entities for proper ADC readout, reorganized ADC code slightly, moved ADC registers from 0xe000 to 0xa000.

tdc v1.6.3 compatibility with the tdc v1.7.1

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

32PinAddOn design is brought up-to-date with tdc v1.7.1

tdc v1.7 and v1.7.1 release

created two CTS constraints files for compatibilty with Diamond 2

Migrated CTS constraints to Diamond 3.2 (Synplify I), Added FDC for synplify, added CBMNet constraints, relaxed Reset Path (Retiming), debug tools for cbmnet stack

Monitoring and Debug features added to CBM-Readout Chain

few more debugging regs for ADC

some additional registers for ADC control

first running ADC AddOn version

next step towards running ADC board

CBMNet: Simulation of TrbNet -> CBMNet readout path seems to work

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

tidy up

nxyter ts/adc timestamp delay auto adjust entity implemented, works now

CBMNet readout backup

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

TDC version v1.6.3 brought uptodate with the new config file

General Purpose project brought uptodate with tdc core v1.6.3

nxyter ts/adc timestamp delay auto adjust entity implemented

nxyter: bug fix in slow control

ADC: Keeping the ADC SPI pins low (also PULLMODE=DOWN), prevent entering power on test mode

added flexible UART to all 4conn AddOns via FPGA5_3V3 lines

ADC: Adding many missing things to LPF files...how stupid!

ADC: More nxyter like CLK usage...not tested yet

ADC: Switching to other CLK also does not help...

ADC Addon: Fix CS numbering

update to CTS project file for TDCs

removed fast signals from debug word

added UART to trb3_gbe design

Added CBMNet support to CTS - not working yet

added module configuration to CTS prj-file: All include-statements from config.vhd are converted into tcl code and thus can be used to include only necessary hdl-files. for example, TDC and CBMNET are only loaded when needed

initial version of the (yet incomplete) read-out handler for cbmnet

cbmnet phy: additional debug tools .. data transport works ... sometimes

moved CBMNet SFP to base

CBMNet: Relaxed Timing Constraints - Seems to work

CBMNet: Relaxed some time critical components. Design currently broken; back-up

nxyter: additional debug line out for new addon board

nxyter update

nxyter update

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

tdc release 1.6.3

changed enable handling in trigger logic

changed enable handling in trigger logic

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

Data transport works in the straight-forward case

updated coincidence logic

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

Standard AddOn Project is brought up to date with tdc_v1.6.2

Synthesisable with new CBMNet, however initialisation of link fails

very simple coincidence logic for trigger logic

Changes before adopting to new CBMNet version

create_project: more helpful error messages & bug-fix

Changes before adopting to new CBMNet version

added included features map to trb3_gbe design

small change in definition of included features tables

nxyter update

nxyter trb3_periph.prj update

nxyter timestamp histogram added

ADC Addon: Better CS mapping, probably...

CTS typo

CBMNet before refactoring to slave-only version

Typo

ADC Addon: Fix SPI connections to FPGA (single ended!)

Fixing group name clash in LPF for ADC addon

Multiplex the SPI communication for the ADC addon

Somewhat better grepping for errors in compile script

Adding GSI compile script for ADC addon

Adding bus_register_handler.vhd to the project files

Diamond project creation tool. See daqdocu

Commenting duplicate declaration of FIFO_DC_36x32_OutReg/FIFO_DC_36x16_OutReg

added included features bitmap to hadesstart design

nxyter all working, seems to be at least

updated adc handler, improved timing

nxyter working design, adc still slightly buggy...

nxyter tmp

Bug-Fix: Slow-control timing problem when no TDC included. Peripheral Trigger input mapping now (10 downto 6)

fixing trb3_components after two people changing the same thing

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

different FIFOs for different ring buffer sizes

Fixing the hadesstart to compile again with updated TDC

Sequential EB selection

updated Cts for tdc v1.6.1

added default values for slow control inputs

conflict fix

updated input monitor, single FIFO mode available

updated TDC version and added default values on slow control bus

removed old debug stuff

added input statistics and trigger