Snapshot modelsim project file

Data output fix

Restart FIFO properly, otherwise sim does not work

use restart

another fix

more sophisticated inter process signaling...

Maybe working dummy dqsinput

Introduce dqsinput, sufficient to simulate deserialize functionality

Fix

Counter on data

Feed all ADCs...

Sim works somehow, now feed in reasonable data

Maybe works

Sim not working yet

Testbenching the AD9219 entity

Register i'th fifo_empty signal

Try with 80MHz

Revert "Made each ADC chip separate entity"

This reverts commit 6968103bf7cbfdc80b86ca0d9c23bed88576fad7.

Conflicts:
ADC/source/adc_ad9219.vhd
ADC/source/adc_ad9219_chip.vhd

Revert "Add ADC chip entity to project"

This reverts commit 45d99340f008c2c8a11234808468b4e24a2722f5.

Remove HGROUP stuff again, maybe this is finally the solution

Try with 64MHz

Add HGROUP to FIFO, to identify it easier in floorplan

Add ADC chip entity to project

Made each ADC chip separate entity

Synplify: Set clock timing for ADC to 163MHz, enable retiming and pipelining

Make map try harder (copied from CTS compile script)

Make mpartcre try with all seeds

Minor simulation changes

Adding pipeline to debug output

Changing the PLL to 325MHz to cope with 65MS (hopefully)

ADC: Add 65MHz PLL to project

ADC: Use 65MHz sampling rate

Adding 200->65 MHz PLL

ADC: Keep readout data lines low when not actually using

Use mpartcre to find designs without timing errors

Little fix in testbench

Take polarity into account for CFD subtraction

Minor testbench changes, saved waveform macro

Invert polarity ADC signals

Little improvements for simulation

Default values for PSA signals

Reformat source...

Only check trigger threshold when possible zero crossing

Use readout threshold to suppress CFD readout on integrated value

Use registers economically

Fix ram_read_cfd handling

Minor edits to get simulation running

Config and testbench updates

Finished CFD reading state machine

First modifications for additional CFD readout, CFD FSM incomplete

removed old test file

new entities and serdes configurations

updated periph_hub for new Diamond 3.4

bugfix in compile script for wasa

updated compile script for wasa

brought the project up-to-date with tdc_v2.1.3

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

brought 32 PinAddOn project up-to-date

brought 4-conn-addon (padiwa) project up-to-date

new files for fpgatest design

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

minor changes in the ADA project file

added trigger information register to CTS

added a sync media interface to cbmtof. Disable it in config.vhd. cbmtof doesn't compile at the moment due to TDC change? Recovered clock needs testing.

ADA AddOn project is brought up-to-date with tdc 2.1.2 and SPI interface for PADI is added

updated project file for SFP power read and new tdc repo

SFP Digital Diagnostic Monitoring module implemented

20MHz to 100MHz pll

various changes in version 2.1.2

tdc_test is moved to the tdc repo

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

release table written in org mode. Also a script exists for exporting the table to latex

fixed to use internal trigger source for CTS

updated CTS to Diamond 3.4, made new simple default config file

moved CTS with Cbmnet to own config file

adjust uart output driver

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

additional buffers for synchronizing hitbus and szintilator signals

high active reset used in all entities and synchronous reset.

Merge branch 'master' into MuPix

Solved some timing error. But there is one timing error in SPI Master of trb3 ??

some typo errors. Design generates bitstream but has timing errors.

adjustable max size for a mupix data frame

Error in constraints for auxilliary signals

Include time walk measurement into existing design

entity for time walk measurement

added clock switch to gbe hub - if configured for external clock, it switches back to internal if locking fails after power-up

tdc_v2.1.2 version release

correcting changes in lpf files

updated central hub with new uart

projects brought up-to-date with tdc_v2.1.1

periph_padiwa is brought up-to-date with tdc_v2.1.1

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

ring buffer full threshold register moved to 0xc804

cbmtof is brought up-to-date with tdc_v2.1.1

tdc version 2.1.1 is released

edge type correction for single edge designs

changed pulser project compile script

new fifo core with dynamic threshold

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3