add calculation of is_downlink and is_uplink to generalize hub creation

fix of a bug in reset of trbnet from trbnet bridge. The sync from AGWB is mostly getting high for a few ns after reset. A timeout of a few ns resolves this issue for now.

add sync for preload signal with additional variable to suppress multiple read signals due to signal delay

synch of DCA clock signals to sysclock for FSM to relax timing

minor change in reset of links in cri hub. more similar to standard streaming port entities of trbnet

additional wait state to compensate fifo read issue while write procedure via DCA

set Trbnet Bridge Port to stream port. Reorder data in xilinx fifo wrapper to match lattice definition and allow for correct data transmission

fix of issue with dca bridge reset signal to get readout of registers working.

Adapt TrbNet-DCA bridge for synthesis

This includes the addition of XCKU FIFO cores and some changes to the
HDL codes. This likely breaks the current simulation testbench, which
will have to be fixed in a future commit.

Revert "Test for repo mirroring"

This reverts commit fa6e45f42e392eb6205d1e35633cf14ceeb02044.

Test for repo mirroring

hub_test: Clean up IP cores and build results

- Remove XML files, which are apparently not required
- Set build directory for each core
- Add build directories and other files to gitignore file
- Set XCI options that are otherwise set during build

fix of crashung readout in case of triggers not together with in the DLM (CALIBRATION; seen while no DLM transmitted.). Now in case of 0xD trigger, the last DLM message is written to CTS and the readout is finished.

improvements in simulation of dca bridge. full send and receive seems to work as expected.

small imrovements in dca_bridge and gub fix in simulation agwb handler

add hub logic to the simulation of DCA bridge to get simulation more realistic.

small changes to fix data written to fifo in hub logic. Before, first word was written to rx fifo in hub logic twice.

small custom agwb handler for simulation purpose

DCA bridge to trbNet in a UDP/GBE like manner. Testbench added. Only write direction is tested in simulation.

preparation of CRI hub for DCA connection and small bug fix

small changes for internal Interface in slow control part for future connection of CBM DCA

hub_test: Replace TX buf bypass with phase aligner

This achieves a deterministic phase of the downlink TX data with respect
to the reference clock (and system/CBM clock).

Merge commit '8dd99c8843ba968c8b98a1de0dd3377a94603a9e' as 'hub_test/src/tx_phase_aligner'

Add TX phase aligner core from CERN HPTD project:

https://gitlab.cern.ch/HPTD/tx_phase_aligner

This achieves TX phase alignment to a reference clock by the method
described in:

E. Mendes, S. Baron, C. Soos, J. Troska and P. Novellini, "Achieving
Picosecond-Level Phase Stability in Timing Distribution Systems With
Xilinx Ultrascale Transceivers," in IEEE Transactions on Nuclear
Science, vol. 67, no. 3, pp. 473-481, March 2020, doi:
10.1109/TNS.2020.2968112.

Squashed 'hub_test/src/tx_phase_aligner/' content from commit e92a060

git-subtree-dir: hub_test/src/tx_phase_aligner
git-subtree-split: e92a060f338e99de064f09df812c65363268221b

Merge branch 'bypass_txbuf'

init commit of two entitys to handle the slowcontrol between agwb/wishbone of cri and trbnet. Entities are based on trbnet to pci bridge and only an untested shelf. To be implemented

hub_test: Activate downlink TX buffer bypass

hub_test: Downlink TX clocks to 240 MHz TXPROGDIV

DLM_CTS_generator: deactivation of constant CLM_ready signal. Now controlled active by DLM signal.

fix for data_ready signal and resulting 50% data acceptance. additional signal init values and reset for state machine

transport the local bhoard address to the calibration to allow for special tratment of onboard TDCs

new DLM to CTS entity. This entity substitutes the previously use MBS chain. A trigger is now generated from EACH DLM message. In case the DLM messag eis the same as in the DLM before, a subtrigger is counted up. A subtrigger is used to generate readouts inbetween microtimeslices. The DLM message itself indicates the microtimeslice index. Updates for higher stability and more features will follow. This is the first version of the entity.

hub_test: Change to correct downlink frequency

This was forgotten during the original change to 2.4 Gbps. It likely
worked anyway, because the GT settings for 2.4 Gbps with 120 MHz are
similar to 2.0 Gbps with 100 MHz.

Adapt MBS generator max count to 240 MHz clock

hub_test: Add timing constraints

Currently requires the sync_fix branch of trbnet to achieve timing
closure.

hub_test: Change downlinks to 2.4 Gbps

Derive system clock from downlink reference clock

This gets rid of the separate fabric clock input port and prevents
timing errors stemming from the separate clock sources.

Change downlink fibers from A(1..9) to D(4..12)

This puts all downlinks and the uplink on the same MTP connectors again,
so that a single MTP pair can be used for all RICH links in mCBM 2021.

hub_test: Fix and simplify ILA cores

hub_test: Remove In-System IBERT

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:cri

calculation of TDC fields in CTS data and corresponding adjustment in simulation

hub_test: change MGT locations

hub_test: Move debug constraints to XDC file

hub_test: Make debug cores smaller

Adapt to single-MGT scheme

delay of data for more relaxed timing and preparaion for syn_keep

small fix for the filling of the end of data with 0xAAAA. Minor fixes in simulation top entity to get a full data transfer

testbanches for dataSender simulation in modelsim (with calibration)

inclusion of online tdc calibration in data sender. CTS calibration has to be adjusted when TDC is implemented

new entity for generation of mbs tiggers, based on DLM words/signals

latest small fixes in Trbnet2Cri part

hub_test: Set RXLPMEN to 1

This switches the RX equalizer from DFE to LPM mode, which seems to
improve link stability when the equalizer is initialized on non-random
8b10b characters like idle words (see UG576, "Choosing Between LPM and
DFE Modes").

hub_test: Add In-System IBERT core for two links

hub_test: Add microslice DLM pulse generation

hub_test: Set MiniPOD RX parameters in init.c

hub_test: Revise MB reset outputs and clocks

hub_test: Add big ILA for MGT user data signals

hub_test: style fix

hub_test: Remove bd/ directory

It is apparently sufficient to track the .bd file.

Change to new MGT clocking scheme

trb_parser: Add missing sensitivity-list signals

hub_test: Add TRB parser

hub_test: Add MBS trigger output ports

Add a test trigger signal that corresponds to the microslice timing.
Output the signal to the CRI's four coaxial (U.FL) LVDS connectors. This
can be used for investigations with a scope.

Add input sbuf to hub IO MUX

Fix hub data signals, add debug core to hub_test

Add signals for unused hub data ports

These are necessary to prevent "missing port association" errors during
synthesis with Vivado.

minor fix in data connection calculation of data path of hub

hub_test: Add hub-data signals with debug attr's

endpoint_test: Remove outdated testbenches

hub/endpoint_test: Add read_sysmon

Adapt file name to trbnet GbE-in-Frontend changes

Adapt to media interface changes in trbnet

hub_test: Add compile scripts

Add hub_test, update file paths in endpoint test

number of data hubs is now automaticly scaling to the MII_NUMBER. max. 12 downlinks per hub.

fix in cri_hub's stat_op and ctrl_op handling to get stacked hub config running

hub for stacking: hub is controlling hubs

adding missing file for combiner2CRI and new hub version for CRI: slowcontrol part is now separated from data and unused channels to be more flexible for cascaded hub structure if we go up to 48 sfp connections

add a gitignore and the source files for data sending and receiving between CRI and Combiners

Adjust file search paths to changes in trbnet

Files were moved in trbnet commit 06cafe8.

Add project endpoint_test

Migrated from the CBM RICH CRI test repo:

git.cbm.gsi.de/rich/rich_cri

Original code by: Adrian Weber <a.weber@gsi.de>