add two trigger signal outputs on CLK_RJ3/4

re-add TRB3 central hub without GbE

extend multiplicity logic to 64 channels

update ADC AddOn with 200 Mhz on Trb3sc

update CTS for more different pinouts

Merge branch 'master' of jspc29:trb3

apply patches by Thomas Geßler - syntax fixes

remove log file

Update TRB3 central GbE design with trb3tools & new trigger logic

Include baseline subtraction in the ADC design

fix a bug in ADC code when switching off PSA

Update sed check with simple edge counter for errors

ADA Addon with extended trigger logic

update 4conn design to new toolchain

change trb3_tools for new SPI features

update CTS with mux output option on RJ and new toolchain

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

trying to implement a reset for the mupix timestamps. So far it is now working.

Add plattform setting to CTS - different connectors for AddOn multiplexer

Merge branch 'feature/mupixspeedregister' into 'master'

adding a register to read the mupix clock speed

See merge request Mupix/Mupix-Firmware!6

adding a register to read the mupix clock speed

Merge branch 'feature/newheader' into 'master'

adding header version and timestamp

See merge request Mupix/Mupix-Firmware!5

adding header version and timestamp

Merge branch 'GrayAndAddressDecode' into 'master'

wrong width for counter decoder.

See merge request Mupix/Mupix-Firmware!4

wrong width for counter decoder.

Merge branch 'GrayAndAddressDecode' into 'master'

Gray and address decode

See merge request Mupix/Mupix-Firmware!3

just a tiny change to the gray converter. Everything seems to be working still.

fixed variable names in DataDecoder

reworked DataDecoder

more detailed test of pixel data decoding.

this seems to solve the limitation for large readout events using the UDP readout mode.

fixed write enable bug for decoder bypass

PixelAddressDecoder and ToT/TS GrayDecoder added to readout

changes seem to lead to stable triggers

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

modify trigger state machine reset

this should fix the multiple hit readout bug.

trying to find bugfix for reading same data word several times.

change timestamp generator in CTS to allow notiming triggers

update blank project

trying to improve timing with trbnet clock. somewhat successfull.

replacing data width conversion with a data filter removing the sendcounters and the serializer id.

update compile script for trb5sc

remove cbmnet from CTS design

new version of circular buffer. needs testing in simulation and hardware.

only put boundary words at beginning and end of conversion.

changes to improve timing. note that the minimal pause between two pulses is three clock cycles.

change size of memory for circullar buffer.

change size of memory for circullar buffer.

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

fixing some bugs in hitbus histograms.

add some registers to multiplicity logic

enable/disable for fifos.

fixing bug in serdes monitoring and removing dummy reset of mupix time stamps.

Merge with faster Link Simulation. Simulation with 80 MHz results in timing issues.

better handling for large number of inputs in input statistics module

add edge detect to trigger logic

Updata 4conn and gpin TDC designs

start signal for fast pixel configuration. FIFO has to be filled before issuing this signal.

increase speed of fast slow control to 5 MHz

pipe for generator output.

reduce fanout of slow control signals.

ip cores for serdes at 4 different clock speeds.

Merge branch 'feature/LinkSimulation'

modifications to fast pixel slow control.

some more piping.

debugging of mupix unpacker.

better working version of data width converter in simulation. However, hades38 is down and a new firmware could not be compiled.

preliminary version of new data width adjustment for slow serdes clocks. Not best solution since it only works well for limited number of hits from mupix sensor.

because modelsim wants it

replace block memory in circular buffer with ip from Lattice.

get rid of some warnings due to unassigned pins.

output and input pipeline stages for data simulation.

Make changes to project file.

Moving source files to subfolders.

Link gets synchronized on all four channels. Unpacker delivers data which still needs to be checked. Data Width Conversion gives strange results if receiving clock is slower than trbnet clock.

slow control reset of counters.

some changes and debugging due to link simulation

test bench for link simulation.

ip cores for link simulation.

Simulation of Mupix Data Link (current speed 400 Mbit/s).

working version

Merge branch 'master' into Mupix8ReadoutRework

readback of mupix 8 shift register.

removing some warnings from compiling

this version builds successfully. Needs to be tested.

making the new code synthesis. Still not working and two bugs need fixing.

first version ready for synthesis.

working version of the SODA test module.

saving some unfinished work

correct mistake in test bench.

adjusting fifo input data with to 40 bit

modified test bench

data multiplexer with conversion from 40 to 32 bit

moving some constants into vhdl package.

Working towards triggering with soda.

decoding of pixel hit addresses.

bypass logic

Gray code to binary converter

a fast sorting network algorithm. Different approach compared to Heidelberg sorting.