conflict fix

some fixes to new 32PinAddOn design - slow control fine.

Trying TRB3 with new trb3_tools, all new features like UART, LCD and Debugging Interface (if selected), and new record-based endpoint.

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

updated 32PinAddOn project to tdc_v2.3

adding debug UART to CTS project. I/O on TEST_LINE(31..30) = J6 pin 4+5

Updating CTS design to new GbE

new CTS configuration file for CBM-TOF

adjusted compile script for adaptive lpf file generation for tdc constraints

added compile script and config files for wasa project

fixed merge problem

adjusted padiwa project for the tdc_v2.2

updating compile script for billboard

PLL regenerated

links for new design files

New CTS feature: Busy time output.

hheggen: Added SFP_DDM module (SFP Rx power readback) to peripheral hub design. Compile script compile.pl modified (added include statements for CTS and HUB) -> new config_compile.pl necessary (see config_compile_gsi.pl).

removed adcm again, error

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

added RICH ADCM Project

scaler workng as timestamper

scaler update

fixed fifo bug

old trb3_periph_scaler.lpf

edited compile script for cbmtof design

added a general compile script for the projects

scaler tmp....

added trb3_periph_scaler addon board

now using a Makefile for building

checkin before removing adc DQS ddr_generic

nxyter ADC debugging

try modified nx_data_receiver  merge handler, nx clock gets priority2

try modified nx_data_receiver  merge handler, nx clock gets priority

try modified adc handler, without reset to DQS

nxyter: back to old nx_data_receiver handler, but this works

removed old test file

new entities and serdes configurations

updated periph_hub for new Diamond 3.4

bugfix in compile script for wasa

updated compile script for wasa

brought the project up-to-date with tdc_v2.1.3

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

brought 32 PinAddOn project up-to-date

brought 4-conn-addon (padiwa) project up-to-date

new files for fpgatest design

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

minor changes in the ADA project file

added trigger information register to CTS

added a sync media interface to cbmtof. Disable it in config.vhd. cbmtof doesn't compile at the moment due to TDC change? Recovered clock needs testing.

ADA AddOn project is brought up-to-date with tdc 2.1.2 and SPI interface for PADI is added

updated project file for SFP power read and new tdc repo

SFP Digital Diagnostic Monitoring module implemented

20MHz to 100MHz pll

various changes in version 2.1.2

tdc_test is moved to the tdc repo

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

release table written in org mode. Also a script exists for exporting the table to latex

fixed to use internal trigger source for CTS

updated CTS to Diamond 3.4, made new simple default config file

moved CTS with Cbmnet to own config file

adjust uart output driver

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

additional buffers for synchronizing hitbus and szintilator signals

high active reset used in all entities and synchronous reset.

Merge branch 'master' into MuPix

Solved some timing error. But there is one timing error in SPI Master of trb3 ??

some typo errors. Design generates bitstream but has timing errors.

adjustable max size for a mupix data frame

Error in constraints for auxilliary signals

Include time walk measurement into existing design

entity for time walk measurement

added clock switch to gbe hub - if configured for external clock, it switches back to internal if locking fails after power-up

tdc_v2.1.2 version release

correcting changes in lpf files

updated central hub with new uart

projects brought up-to-date with tdc_v2.1.1

periph_padiwa is brought up-to-date with tdc_v2.1.1

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

ring buffer full threshold register moved to 0xc804

cbmtof is brought up-to-date with tdc_v2.1.1

tdc version 2.1.1 is released

edge type correction for single edge designs

changed pulser project compile script

new fifo core with dynamic threshold

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

tdc version 2.1 is released

updated pulser design

Add a Sensor ID to data frames.

prepared design for pulser

Trigger bypass is working now. Inactive sensors are identified by 0xfff00000

Broadcast for reseting the of eventcounters and timestamps (works). The trigger bypass results in a stop the cts read out

ADC: convert explicitly to std_logic_vector

Base: create_project: allow whitespace in prj statements at end of line...

ADC: Make compile_constraints.pl work with base/create_project.pl

using trb_net16_endpoint_hades_full_handler_record with a record for the slow control bus

ADC: Make sim work on non-Frankfurt systems, dont forget to actually create the vsim library inside the lattice diamond installation

Add trigger bypass to Trigger Handler and flag to ignore pixel (0,0) on thinned Mupix6 in Mupix3 Interface. Design synthesizes and will be tested after christmas

updated ADC with new pulse shape processing. Simulation ok, par works fine, but not tested in hardware yet

added MAC component

CTS: Moved selection of trigger module into config file; added config for tof