Remove hierarchical stuff

unconstrain also other direction...

snapshot modelsim project file

relax clock constraints for slowcontrol stuff

Minor index offset fix

adding files to project

little fix

finished config register stuff (untested...)

Preparing CFD readout mode config

Reformat source of ADC handler

Revert "testing with smaller ram counter"

This reverts commit 4d1d73448ee31788e34c3fc190bd75b9e56d47ac.

this trigger should produce readout race condition

resize ram counters properly

testing with smaller ram counter

Add busy logic to prevent race conditions

Maybe works

Try this as ram readout

No output reg for dpram

Adding buffer readout

Finish RAM event writing

Adding dual port RAM for readout

Integral delay correctly set

Integrator, ZeroX detect

Simulation runs with no warnings

Init config prevents sim messages

Little fix and formatting

CFD signal implemented, not tested yet

Changes to properly init for simulation...

Implement debug slowcontrol stuff

Rename config record names

Correct baseline subtracted signal generated

Finally defined baseline, but averaging not working yet

Default value in ADC makes baseline calculation work

Baseline init problem to be solved, but simulation runs

Correct shift register

Make the testbench test the CFD processor

Baseline averaging works maybe...

Starting standalone CFD processor

Minor config update

Fix for Modelsim

Run ADC FIFO in continuous mode if CFD readout

Introduce READOUT_MODE config option

Make extra modelsim project for CFD

Snapshot modelsim project file

Data output fix

Restart FIFO properly, otherwise sim does not work

use restart

another fix

more sophisticated inter process signaling...

Maybe working dummy dqsinput

Introduce dqsinput, sufficient to simulate deserialize functionality

Fix

Counter on data

Feed all ADCs...

Sim works somehow, now feed in reasonable data

Maybe works

Sim not working yet

Testbenching the AD9219 entity

Register i'th fifo_empty signal

Try with 80MHz

Revert "Made each ADC chip separate entity"

This reverts commit 6968103bf7cbfdc80b86ca0d9c23bed88576fad7.

Conflicts:
ADC/source/adc_ad9219.vhd
ADC/source/adc_ad9219_chip.vhd

Revert "Add ADC chip entity to project"

This reverts commit 45d99340f008c2c8a11234808468b4e24a2722f5.

Remove HGROUP stuff again, maybe this is finally the solution

Try with 64MHz

Add HGROUP to FIFO, to identify it easier in floorplan

Add ADC chip entity to project

Made each ADC chip separate entity

Synplify: Set clock timing for ADC to 163MHz, enable retiming and pipelining

Make map try harder (copied from CTS compile script)

Make mpartcre try with all seeds

Minor simulation changes

Adding pipeline to debug output

Changing the PLL to 325MHz to cope with 65MS (hopefully)

ADC: Add 65MHz PLL to project

ADC: Use 65MHz sampling rate

Adding 200->65 MHz PLL

ADC: Keep readout data lines low when not actually using

Use mpartcre to find designs without timing errors

Little fix in testbench

Take polarity into account for CFD subtraction

Minor testbench changes, saved waveform macro

Invert polarity ADC signals

Little improvements for simulation

Default values for PSA signals

Reformat source...

Only check trigger threshold when possible zero crossing

Use readout threshold to suppress CFD readout on integrated value

Use registers economically

Fix ram_read_cfd handling

Minor edits to get simulation running

Config and testbench updates

Finished CFD reading state machine

First modifications for additional CFD readout, CFD FSM incomplete

removed old test file

new entities and serdes configurations

updated periph_hub for new Diamond 3.4

bugfix in compile script for wasa

updated compile script for wasa

brought the project up-to-date with tdc_v2.1.3

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3