Adding ipx files back

Add dqsinput 6x5, add 4x5 ipx file

Forgot ADC_DCO skip of ADC10

Revert "Another try to properly disable the problematic ADC"

This reverts commit e9ebfe851da3c4d529930f13eb399f0ee7db8903.

Another try to properly disable the problematic ADC

Add dqsinput_4x5 file to project

Skip ADC10 for lattice >2.1 compatibility

Revert "Minimal change to hopefully fix par error at M22 site", fails
already at premap :(

This reverts commit 63f85fe1ed7a932e44e1baba1e8e97968303f641.

adding dqsinput 4x5, removing ipx files

Minimal change to hopefully fix par error at M22 site

Adding more TDC constraints manually

Revert "Switching back to Lattice 2.1, since some Pins are not available in newer versions arrrrg"

This reverts commit e4c41384e614ff8e54eb13782657441c39e9ff7f.

Revert "Minor fix in LPF"

This reverts commit bff7aa3c8cc6262a359c18806641b291cd394a9b.

Minor fix in LPF

Switching back to Lattice 2.1, since some Pins are not available in newer versions arrrrg

Fix correct ADC selection for TDC input

Adding hopefully reasonable input to TDC

Make space for TDC

TDC constraints (untested), needs smaller ADC regions

Switching to recommended synplify

Registering debug signals, fixes strange synplify errors. This version at least compiles.

Rewrite TDC control reg handling

Fixing compile errors/warnings

Reformat config.vhd, add missing TDC constants

Extending compile_constraints to optionally include TDC

Adding the TDC entity (untested)

Revert "Refine delay"

This reverts commit cc71945c5c1013c7d2939b360715862468438c7f.

Revert "Make delay=0 totally correct, for testing in firmware"

This reverts commit 6529cb26987c86e43181069cb9d0374272cbb437.

Revert "Add edge samples dump, timing untested"

This reverts commit 0464c68bcc92f880c85c24b274bf7276010af8d9.

Try with 80 again

Improve simulation of noisy signal

Fix media region location

Increase REGION sizes

Minor simulation changes

Fix simulation

Add edge samples dump, timing untested

Snapshot simulation changes

Add one bit to baseline average

Make delay=0 totally correct, for testing in firmware

Refine delay

Set one bit to prevent becoming end marker

Another fix for readout words, run with 24 cores only

Make readout more compatible

Adding missing config registers

Simulation changes

Fix missing comma

Remove padding word

Implement DebugMode

Implementing channel disable

Make busy signal synced for all four channels

Introduce processing mode

Multicycle for debug state signal

Try with 64 MHz, 80 seems a little bit unstable on ADC init

back to 32 cores

Multicycle on busy_in, maybe that produces a timing error free design

add specific multicycle to config register

snapshot modelsim

Now locking should work

Improve locking of readout

Use gray counter for CDC

Revert "Moving CONF to ADC clock domain..."

This reverts commit 0c38850a23e6cec161e7b5e0fa57ae098f9529a8.

Conflicts:
ADC/source/adc_handler.vhd
ADC/source/adc_processor_cfd.vhd

Revert "TRIGGER_OUT in adc clock domain"

This reverts commit 28614f883959e6e9c0691236e245beea34a7caed.

Conflicts:
ADC/source/adc_processor_cfd.vhd

Revert "statebits also to ADC clock domain"

This reverts commit 2c86b4b98dcbe5fac40b29e116320c6a7b9cea52.

Conflicts:
ADC/source/adc_processor_cfd.vhd

Revert "DEBUG should be in clk_rd aka ADC clock domain"

This reverts commit 9f9eae72dd826bac4f1023e802d6c913de96dad1.

Conflicts:
ADC/source/adc_ad9219.vhd

Revert "CONTROL better clock domain crossing..."

This reverts commit 353dbfcd01b570f6ce82ee3a7644cde2171565ee.

Revert "Lets try without the state debug stuff"

This reverts commit f3e25f1e7ce05bc738872e86b4f96155aa61e7f6.

use 16 cores now

Lets try without the state debug stuff

some more registers for slow control signals

CONTROL better clock domain crossing...

snapshot modelsim project file

DEBUG should be in clk_rd aka ADC clock domain

snapshot epoch counter at trigger

implement trigger delay

writing out the epoch counter

adding dpram_50x16

statebits also to ADC clock domain

TRIGGER_OUT in adc clock domain

Moving CONF to ADC clock domain...

Simu works

Multicycle does not really solve it I guess

Use ringbuffer in adc readout

adding 50x16 ringbuffer

enabling multicycles again

Add constraints with pure underscore inst specifiers...

adding timings for synplify

Now all regions are defined properly according to floorplan view

Snapshot modellsim project file

left adc stuff is larger...args

Manually locating the ADC processor stuff

Maybe improved config signal handling

also modify ram readout for buffered ram

Enable outreg again

defining UGROUPS

Revert "Adding HGROUPs again..."

This reverts commit ee73bdbd52b4c87e40f2ed1cc13585d8525ab3b3.

Adding HGROUPs again...

Remove hierarchical stuff

unconstrain also other direction...

snapshot modelsim project file

relax clock constraints for slowcontrol stuff