CTS: Back up TDC 1.6.3, Better constraints for design

CBMNet: Test design compatible to bridge, test-lines added, clean-up, constraints

MBS-Recv(+Billboard): Introduced optional Timestamps and Regio-Master

CBMNet: Misc. Clean-Up

CBMNet: Remove OBuf as not required anymore

CBMNet: Undo new-style CTRLBUS as incompatible with ChipScope. Migrated to new new CBMNet PCS-Init-Module, Added some synchroniser (that should not be vital), code clean-up

CTS: Migrated back to TDC 1.6.3 and code clean up

CTS: Migrated back to TDC 1.6.3 and code clean up

CBMNet: PCS-Reset issued when receive a Link-Reinit, Generic signal_sync in contrast to manual syncs, code clean-up

Billboard: Corrected HW-ID

Merge conflict

added checker for ADC words

CBMNET: TX-GEAR back-up

Add Billboard design (includes storage billboard and MBS receiver)

added sed checker to ADC design

CTS: Backup before migrating to TDC v1.6.3 and MBS

symbolic links for the top entities

conflict fix

tdc release 2.0.xx

tdc release 1.7.xx

top file update for designs

base folder update

wasa design update

ADA Addon design update

32PinAddOn design update

cbmtof design update

new pll core

ADC: Compile script now actually works...

remove obselete files

ADC: Patch compile script for GSI machines

CBMNet: Script to convert TrbNet into CBMNet time using TDC data. Tool will now be moved to daqtools

CTS: Timestamp-Included flag was missing in the CTS header

CTS: Included bigger CBMNET read-out buffer in project (and adopted placement), routed add-on input to TDC

CBMNET: Adopted peripherial test design to new pattern generator

CBMNet: Private tool to analyse sync-scheme of bridge

CBMNet: Increase read-out buffer to 128 kb, TrbNet pattern generator for testing the read-out in periph FPGA, small improvements and bug-fix to the bridge

CreateProject: Now supports verilog-includePath and FDC files. Generates ldf-files version 3.2

CBMNet: Test design adopted to new cbmnet_bridge component

CTS: Included TDC v1.7.1 and replace individual CBMNET instance by cbmnet_bridge component

Trigger and Clock Select (not working, but commit necessary as already included in CTS)

CBMNet: Encapsulated whole stack into a dedicated entity

CBMNET: Fine-Tuning of PHY

latest version of ADC code. Processor seems to be fine in simulation.

added clock for power converters to central FPGA

Latest version of adc code, with status trigger

added SED to hub design and switched to new Diamond

added 4 MHz clock output for Enpirion regulators

CTS: Back-Up before migrating to CBMNet LPv3

CBM: Wrong status bits for event packer; CTS: clean up

CBM: Timing issues in sync module due to meta-stab seem to be resolved + Improved function of sync module + Typo in port of pos_edge_sync_strech corrected

CTS: Included sync module, introduced new constraints; issues with CTS-endpoint after TrbNet reset

CBMNet: First version of sync-module (not fully tested yet), small changes to PHY

changed SED checker to use new record based control bus interface

changed reset behavior of external clock selection. Now static.

latest adc handler. acknowledges triggers, no readout

Revert "cleanup adc handler"

This reverts commit 51661daa7abfad0a6861ee8aba5a69df386518af.

Revert "tmp"

This reverts commit 672296921838807221744f6883117ff0a4bc022a.

Revert "nxyter, new working adc handler"

This reverts commit c4a02b3d2e11046863a5561372c0e9f6abd11500.

Revert "nxyter, new working adc handler 2"

This reverts commit 736b5114bd1a8383608b8921db46f85e90487d37.

Revert "nxyter: calibration trigger bug removed"

This reverts commit da2b63f9047ac74aea8d2795263ce96681c1412f.

Revert "nxyter: keep status, working so far"

This reverts commit 051c65e2f649cd8502d66d3bd35d1bb5a271f9fc.

Revert "geht garnicht"

This reverts commit 0e65ca43ca8106d185946f1487d566cd9e46f978.

geht garnicht

nxyter: keep status, working so far

nxyter: calibration trigger bug removed

latest status of ADC read-out

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

cbmtof clock manager design

nxyter, new working adc handler 2

nxyter, new working adc handler

tmp

cleanup adc handler

try new clock domains in nx_data_receiver

Readout seems to work with TrbNet test-pattern generator

CBMNet: data_stop-related timing problem in combination with slow fifo required additional output-buffer - now implemented. New simulation includes two lp_top's for an end-to-end coverage of the readout path. Simulation look  promising

CBMNet readout: Debug-Design for Periph-FPGA with Test-Pattern generator. Simulation proven. Scripts to verify data received by FLIB. Seems to work fine as long as there's no back-pressure

added entities for proper ADC readout, reorganized ADC code slightly, moved ADC registers from 0xe000 to 0xa000.

tdc v1.6.3 compatibility with the tdc v1.7.1

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

32PinAddOn design is brought up-to-date with tdc v1.7.1

tdc v1.7 and v1.7.1 release

created two CTS constraints files for compatibilty with Diamond 2

Migrated CTS constraints to Diamond 3.2 (Synplify I), Added FDC for synplify, added CBMNet constraints, relaxed Reset Path (Retiming), debug tools for cbmnet stack

Monitoring and Debug features added to CBM-Readout Chain

few more debugging regs for ADC

some additional registers for ADC control

first running ADC AddOn version

next step towards running ADC board

CBMNet: Simulation of TrbNet -> CBMNet readout path seems to work

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

tidy up

nxyter ts/adc timestamp delay auto adjust entity implemented, works now

CBMNet readout backup

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

TDC version v1.6.3 brought uptodate with the new config file

General Purpose project brought uptodate with tdc core v1.6.3

nxyter ts/adc timestamp delay auto adjust entity implemented

nxyter: bug fix in slow control

ADC: Keeping the ADC SPI pins low (also PULLMODE=DOWN), prevent entering power on test mode

added flexible UART to all 4conn AddOns via FPGA5_3V3 lines