moved CTS with Cbmnet to own config file

adjust uart output driver

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

additional buffers for synchronizing hitbus and szintilator signals

high active reset used in all entities and synchronous reset.

Merge branch 'master' into MuPix

Solved some timing error. But there is one timing error in SPI Master of trb3 ??

some typo errors. Design generates bitstream but has timing errors.

adjustable max size for a mupix data frame

Error in constraints for auxilliary signals

Include time walk measurement into existing design

entity for time walk measurement

added clock switch to gbe hub - if configured for external clock, it switches back to internal if locking fails after power-up

tdc_v2.1.2 version release

correcting changes in lpf files

updated central hub with new uart

projects brought up-to-date with tdc_v2.1.1

periph_padiwa is brought up-to-date with tdc_v2.1.1

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

ring buffer full threshold register moved to 0xc804

cbmtof is brought up-to-date with tdc_v2.1.1

tdc version 2.1.1 is released

edge type correction for single edge designs

changed pulser project compile script

new fifo core with dynamic threshold

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

tdc version 2.1 is released

updated pulser design

Add a Sensor ID to data frames.

prepared design for pulser

Trigger bypass is working now. Inactive sensors are identified by 0xfff00000

Broadcast for reseting the of eventcounters and timestamps (works). The trigger bypass results in a stop the cts read out

ADC: convert explicitly to std_logic_vector

Base: create_project: allow whitespace in prj statements at end of line...

ADC: Make compile_constraints.pl work with base/create_project.pl

using trb_net16_endpoint_hades_full_handler_record with a record for the slow control bus

ADC: Make sim work on non-Frankfurt systems, dont forget to actually create the vsim library inside the lattice diamond installation

Add trigger bypass to Trigger Handler and flag to ignore pixel (0,0) on thinned Mupix6 in Mupix3 Interface. Design synthesizes and will be tested after christmas

updated ADC with new pulse shape processing. Simulation ok, par works fine, but not tested in hardware yet

added MAC component

CTS: Moved selection of trigger module into config file; added config for tof

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

light mode tdc is implemented

tp modules are linked to the current release directory

cbmtof design brought up to tdc_v2.0

ADC: Sim: Cosmetic fixes

ADC: Sim: Correct compile order for VHDL files

ADC: Sim: Add dummy version.vhd for simulation

ADC: Sim: use relative path names, work library still needs to be recreated

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

calibration and data trigger switching problem is fixed

added buffer size setting to config file of 32pin AddOn

added included features to ADC config file

added few more control registers for ADC

CTS: map needs correct arguments...args

projects made compatible with tdc_v2.0.0

trigger window bug fix and constraints update for v2.0.0

conflict fix

tdc_v1.6.3 is made back compatible

encoder name correctiongit add Channel.vhd Channel_200.vhd Encoder_304_Bit.vhd Readout.vhd TDC.vhd tdc_components.vhd

CTS: Minor compile scripts fixes

CTS: Clock select based on config-constant

CTS: ITC on input mux

CTS: Total dead time counter

CTS: Compile script uses single core par, fix bitgen call

CTS: Remove DRIVE for JTTL ports

Should be rom_encoder_3...

CTS: Make it work if no CBM but TDC is enabled

CTS compile script fixes to make it work for Manuel...

CTS changes to make 1.7.x / 1.6.3 TDC switch easier

TDC 1.6.3 changes to conform with 1.7.x component handling

rom encoder update for tdc 1.6.3

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

tdc_components.vhd for tdc version 1.6.x

CTS: Compile on lxhadeb07 does not work...Synplify cant handle missing component declaration?

CTS: Compile scripts updated, syncing config.vhd

update ADC code

32PinAddOn Design updated for tdc_v2.0

tdc release notes update

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

GPIN addon design pin correction

top files and component files for the tdc version 2.0

unnecessary files are removed from tdc test folder

constraints update for version 1.6.3

tdc_v2.0 release

ADC: correct address range to include invalid words as well

one more attribute to get timing right

Finally Desgin with 2 mupix boards at one periph fpga seems to work nicely after replacing old fifo with version from lattice. Only cosmetic changes should be necessary from here.

Now Readout of first sensor works, but second does not despite readout control signals look good

fixed timeout on sctrl bus in hub without gbe

FiFo 2k depth, 36 bit width

Works fine with 1 sensor per fpga. Implementing 2 sensors leads to timing violation. First FiFo does not save data persistently, while second does.

Independent register for second injection DAC

Add a clock divider to the graycount generator

CBMNet: Reboot DLM availabe (send 3 DLMS: 0xd, 0x1, 0xe). Optional GBE disable

CTS: JTTL(15) functions as reboot input (provide 1.28us high-pulse)

CBMNet: Reminder to myself: Don't connect the Reset-Input of a synchroniser to the very reset-signal you want to synchronise ;)

CTS: Back up TDC 1.6.3, Better constraints for design

CBMNet: Test design compatible to bridge, test-lines added, clean-up, constraints

MBS-Recv(+Billboard): Introduced optional Timestamps and Regio-Master