updated pulser design

prepared design for pulser

ADC: convert explicitly to std_logic_vector

Base: create_project: allow whitespace in prj statements at end of line...

ADC: Make compile_constraints.pl work with base/create_project.pl

using trb_net16_endpoint_hades_full_handler_record with a record for the slow control bus

ADC: Make sim work on non-Frankfurt systems, dont forget to actually create the vsim library inside the lattice diamond installation

updated ADC with new pulse shape processing. Simulation ok, par works fine, but not tested in hardware yet

added MAC component

CTS: Moved selection of trigger module into config file; added config for tof

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

light mode tdc is implemented

tp modules are linked to the current release directory

cbmtof design brought up to tdc_v2.0

ADC: Sim: Cosmetic fixes

ADC: Sim: Correct compile order for VHDL files

ADC: Sim: Add dummy version.vhd for simulation

ADC: Sim: use relative path names, work library still needs to be recreated

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

calibration and data trigger switching problem is fixed

added buffer size setting to config file of 32pin AddOn

added included features to ADC config file

added few more control registers for ADC

CTS: map needs correct arguments...args

projects made compatible with tdc_v2.0.0

trigger window bug fix and constraints update for v2.0.0

conflict fix

tdc_v1.6.3 is made back compatible

encoder name correctiongit add Channel.vhd Channel_200.vhd Encoder_304_Bit.vhd Readout.vhd TDC.vhd tdc_components.vhd

CTS: Minor compile scripts fixes

CTS: Clock select based on config-constant

CTS: ITC on input mux

CTS: Total dead time counter

CTS: Compile script uses single core par, fix bitgen call

CTS: Remove DRIVE for JTTL ports

Should be rom_encoder_3...

CTS: Make it work if no CBM but TDC is enabled

CTS compile script fixes to make it work for Manuel...

CTS changes to make 1.7.x / 1.6.3 TDC switch easier

TDC 1.6.3 changes to conform with 1.7.x component handling

rom encoder update for tdc 1.6.3

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

tdc_components.vhd for tdc version 1.6.x

CTS: Compile on lxhadeb07 does not work...Synplify cant handle missing component declaration?

CTS: Compile scripts updated, syncing config.vhd

update ADC code

32PinAddOn Design updated for tdc_v2.0

tdc release notes update

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

GPIN addon design pin correction

top files and component files for the tdc version 2.0

unnecessary files are removed from tdc test folder

constraints update for version 1.6.3

tdc_v2.0 release

ADC: correct address range to include invalid words as well

one more attribute to get timing right

fixed timeout on sctrl bus in hub without gbe

CBMNet: Reboot DLM availabe (send 3 DLMS: 0xd, 0x1, 0xe). Optional GBE disable

CTS: JTTL(15) functions as reboot input (provide 1.28us high-pulse)

CBMNet: Reminder to myself: Don't connect the Reset-Input of a synchroniser to the very reset-signal you want to synchronise ;)

CTS: Back up TDC 1.6.3, Better constraints for design

CBMNet: Test design compatible to bridge, test-lines added, clean-up, constraints

MBS-Recv(+Billboard): Introduced optional Timestamps and Regio-Master

CBMNet: Misc. Clean-Up

CBMNet: Remove OBuf as not required anymore

CBMNet: Undo new-style CTRLBUS as incompatible with ChipScope. Migrated to new new CBMNet PCS-Init-Module, Added some synchroniser (that should not be vital), code clean-up

CTS: Migrated back to TDC 1.6.3 and code clean up

CTS: Migrated back to TDC 1.6.3 and code clean up

CBMNet: PCS-Reset issued when receive a Link-Reinit, Generic signal_sync in contrast to manual syncs, code clean-up

Billboard: Corrected HW-ID

Merge conflict

added checker for ADC words

CBMNET: TX-GEAR back-up

Add Billboard design (includes storage billboard and MBS receiver)

added sed checker to ADC design

CTS: Backup before migrating to TDC v1.6.3 and MBS

symbolic links for the top entities

conflict fix

tdc release 2.0.xx

tdc release 1.7.xx

top file update for designs

base folder update

wasa design update

ADA Addon design update

32PinAddOn design update

cbmtof design update

new pll core

ADC: Compile script now actually works...

remove obselete files

ADC: Patch compile script for GSI machines

CBMNet: Script to convert TrbNet into CBMNet time using TDC data. Tool will now be moved to daqtools

CTS: Timestamp-Included flag was missing in the CTS header

CTS: Included bigger CBMNET read-out buffer in project (and adopted placement), routed add-on input to TDC

CBMNET: Adopted peripherial test design to new pattern generator

CBMNet: Private tool to analyse sync-scheme of bridge

CBMNet: Increase read-out buffer to 128 kb, TrbNet pattern generator for testing the read-out in periph FPGA, small improvements and bug-fix to the bridge

CreateProject: Now supports verilog-includePath and FDC files. Generates ldf-files version 3.2

CBMNet: Test design adopted to new cbmnet_bridge component

CTS: Included TDC v1.7.1 and replace individual CBMNET instance by cbmnet_bridge component

Trigger and Clock Select (not working, but commit necessary as already included in CTS)