add missing fd broadcast to hub

update streaming accelerator to work with Hades CTS

Merge branch 'origin/updated_ecp5_serdes'

edge detect for fpga reboot

add option to remove data output from CTS to save memory blocks in stand-alone designs

re-add small slow control buffer in GbE (4k instead of 64k)

add debug line for CV

fix reboot on reset sequence for ECP5

add ecp5 memory block 36x1k

fix old reset signal in sync_control, enable ECP5_RESET by default.

add missing changes to control signals

add ECP3 2x64k fifo

add ECP3 2x64k fifo

changed ECP5 Serdes settings

change reboot code to prevent race condition between timer and external reset

change timer range to ~15s

fix timer in ECP5 media interface

add an uptime timer to ecp5 media interfaces

changed few memories to use block RAM instead of distributed RAM by default

remove second tx reset from dual

add few debug ports to GbE

IPU reset makes release

fix syntax error

add hub status register 0x80++ to data bus at 4180++

add option to disable readout of word alignment in media interface

add generic to use ecp5 serdes with changed reset logic

revert change of LOL settings in ECP5 serdes

add further conditions to TRM reading in hub

add signal in advance of reboot to e.g. switch of Serdes / SFP

move unused files to old directory

add long reset signal for i2c bus

fix reset receiving in GbE endpoint

fix reset generation via GbE - failed in 1% of cases

add external slow control bus (flashsettings, debuguart) to streaming hub

add option to generate reset signal in ECP5 with falling edge to compensate for hold time violations

add support for TMP112 temperature sensor and its 13bit data format

add gbe ecp5 ram for new ping

add external reset to clock handler

update ecp5 media interfaces with 2-link interface on any dual

change reset of GbE link autonegotiation to run even if Trbnet is not up

add GbE ping module from blackcat branch

add bus master input to accel hub

add input for automatic settings from flash to hub base

add status port to gbe wrapper for possible LED use

add adc reader to components, add new memory file

stable GbE link: change reset for sgmii in ECP5

GbE:
add missing memory
make ECP5 / ECP3 gbe_wrapper compatible
change MAC generation for I2C UIDs
make endpoint with GbE compatible with ECP5

rename gbe wrapper file

fix ecp5 gbe_wrapper, remove _single from name for compatibility with ecp3

add bugfixes from aacbbc8a26fcaf865c039b3388b7572a2f1712ac

LED ACT added

Include ecp5 gbe files in main branch

add new i2c for combined temperature and id chip tmp117

add bug fix for read signal in slow control interface in GbE

fixed new standalone endpoint for slow control

add default values to gbe_wrapper to simplify partial connections

Add new endpoint with slow control only, no MII, just connection to GbE slow control

ECP5 GbE stuff (MB)

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trbnet

RSL for SerDes, some ECP5 cores

add option to reboot-on-reset to reload handler

add register for address setting to hub

GbE bug on SCTRL fixed, causing the last word of last packet to get lost sometimes

SERDES cores and entity for 240MHz connection of ECP5 (tested on TRB5sc)

fix for CONF_ADDRESSES for trb_net16_hub_base.vhd error/missing connection

fixed write bug in SCI reader

add registers to update network address

text formating

file permissions fixed

1.25Gbps media interfaces without retransmission

SerDes files for 1.25Gbps operation (P-ONE?)

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trbnet

permissions of files changed

add Serdes configurations for ECP5

new hub register to store status of slow control hub logic at reset

add missing PCS file

update ECP5 media interface

add new ECP5 fifos

add a 36x16 fifo for ECP5

change maximum data buffer size to 32k

trb_net_xdna: Add option for external DNA

add register 0x44 - default and broadcast addresses

XCKU MGTs: Set free-running clock freq to 40 MHz

This makes it easier to use the CRI's 40 MHz free-running ("boot")
clock.

XCKU MGTs: Set DISABLE_LOC_XDC to 1

This (undocumented?) feature disables the insertion of MGT location
constraints in the generated XDC files, so that identical transceiver
cores can be instantiated multiple times without triggering critical
warnings and causing problems later.

Clean up XCKU IP cores

- Remove XML files, which are apparently not required
- Set build directory for each core
- Add build directories to gitignore files
- Set XCI options that are otherwise set during build

XCKU MGTs: Add TX PI, BUFSTATUS, optional soft rst

The TX phase interpolator (PI) ports can be used to adjust the TX-data
phase with respect to the reference (and user) clock to achieve
deterministic latency.

The FIFO half full flag can be used to detect the phase between user
clock and XCLK as with the CERN HTPD TX phase aligner:

https://gitlab.cern.ch/HPTD/tx_phase_aligner

(cherry picked from commits
f9ed402b9d8ec37aa3df5d548f1c719ebbf08a75,
55d4774406b555cf9b1665ac97232877d379e92c,
17dd888de508b1e1b274422b0f6ac3559091c89e,
77e7dbe9d0a711f10f97c67384ea5295c18ef327)

Add I2C to streaming_port_sctrl_cts and the component; Add Fifos for ECP5 (Trb5sc)

new ECP5 media interface for 2 links

add small fifo for ECP5 in Hub

Include I2C to hub, add onewire monitor for old designs

Fix error register

update GbE for old mdchub to match shower board settings

XCKU media interface: Reset RX on errors

In some cases the downlink RX logic did not come up correctly after a
reset. This is solved by checking RX data validity after a reset and
applying an RX PMA reset in case of errors.

ECP3 SERDES: Add core for 2.4 Gbps with 240 MHz

Adapt Xilinx SYSMON reader to 120 MHz clock

XCKU MGTs: Change from quads to individual links

This makes it easier to run the transceivers within a single quad as
individual links with separate line rates. Additional changes:

- Change from QPLL to CPLLs.
- Provide a single top entity for multiple possible
  frequency/reference-clock combinations.
- Remove GT reset logic and rely on the TrbNet reset logic. This is not
  fully compatible with GTH cores. In particular, RX PCS reset must be
  ignored. Otherwise, RX allow is asserted too early, and faulty data
  reaches the RX control state machine.
- Change the default equalizer mode to LPM, which is more reliable that
  DFE for 8b10b data with non-random sequences.
- Change the clock-correction sequences to 4 words:
      (K)BC (D)C5 (K)BC (D)50
  and (K)BC (D)50 (K)BC (D)50

XCKU MGTs: Expose transceiver debug ports

This allows the connection of an in-system IBERT core for link debugging
in the instantiating layer.

Overhaul clocking for XCKU MGTs

The clock inputs and outputs are now exposed to the instantiating layer.
This allows more flexible clocking schemes, including a completely
synchrounous system with multiple quads.

The reference-clock frequency is now set 100 MHz, so that it matches the
user-clock frequency.

The single-GT version is removed to simplify maintenance. Where needed,
it can be replaced by the quad version.

fifo_18x16_dualport_oreg_xcku: Add missing ports

Fix Xilinx FIFO counts, remove unused FIFOs