added dirich5d_piggy1_trigger, mt

added dirich5d_piggy1_trigger, mt

added dirich5d1, mt

dirich5s1 fixes, mt

added I2C for Serdes, new reset routine and more stable CDR settings, mt

added correct PLL for 200MHz calibration oscillator, mt

gsi environment, mt

gsi environment, mt

no ADC, mt

fixed config.vhd for dirich5s and adapted pathes for gsi, mt

adjust DiRICH trigger generation possibility to FF, similar to DiRICH5s1

redesign of DiRICH5s1 trigger logic with explicit FlipFlop

add an or of all inputs with configuration options as trigger output of the DiRICH5s1

add simple (stretchable) multiplicity trigger for input channels for DiRICH

add a multiplicity trigger logic for the 32 input channels

Pll and reset handler for 240MHz on ECP5

dirich5s: add nodelist for giessen lab setup

add config compile for diriches with ECP5_5G

prepare combiner for potential shift to retransmission branch and add improved calibration limits generation. fix constrain

add SIG(5) with output of 2.5V to fix startup issue on dirich5s1

rename of dirich5s files for name appearance in bitfile

add new board DiRICH5s with some debug settings

small fixes related to trbnet updates

change calibration range to lower values due to problems in some dirich boards

switch threshold firmware between DiRICh versions by config and selection of pinout. Add register 0xFE with DiRICH Version info

fix online calibration for full backplane in CBM environment

connection of trigger type to DLM trigger generator (related to comm. f2f0cb2 in cri)

include original register 0x006 information to calibration entity

Increase number of connected boards for calib from 12 to 16.

New feature: bit 20 of config register
  Select or deselect the calibration of channel 0 of local TDC (e.g. on
combiner in CBM RICH) only with trigger 0xD. This is needed as the
trigger signal is correlated to the on board clock

add missing files from last commit

exchange MBS logic to new DLm to CTS logic. No inbetween mbs communication is needed.

change of the calibration clock to a derived clock from the recovered clock via a 240->50 PLL

Added DLM signal to RJ45 Port for debugging

combiner_cts: Change uplink to 2.4 Gbps

extra control for refTime channel on online calibration

combiner CTS with calibration and TDC activated.

minor changes to TDC/Calib handling

preparation and inclusion for calibration on data path to CRI

different way of calculation for ram addressing due to modelsim issue

mbs trigger isgnal generation is moved to deciated entitiy in CRI repo.

minor fix for a version without TDC. Now CTS is functional again.

Included MBS, TDC and a online calib entity for MBS-TDC; TDC and calib not used. Still problems with Placing!

recovered clock for mbs and debug outputs on rj45

added MBS to combiner. First test. Will be optimised

deleted obsolet files; file are now in cri repository

cleanup of code and deleted obsolet files

data sending from combiner; NOT as GbeEvents. Now own packaging

merge

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:dirich

data is sending from combiner and is received by CTS trb3sc; Data sending has to be activated by hand. If it is coming to early, there is  no data transmport -> per hand

small fixes to make it compile again

entity to send data from event packer to API/CRI; not debugged yet

data handler and changed hub for CRI data receiving. Needed to test combiner with cts readout

pseudo data readout for combiner with cts. Test has to be done; Receiver is missing

functional Combiner cts readout with internal trigger. Data is sendet until event constructor, there it is trown away. Further steps to be implememnted, but are also already partially implemented; Small cleanup of folder

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:dirich

Functional Trigger with integrated CTS, if no Readout is used. Data is just thrown away. Readout is prepared but not ready for use. Still some issues with full buffers if Readout generic is used.

change dirich project to new Serdes files

Start of inclusion of Data from FEE in Path to CRI. Fix for CTS Readout: Additional RDO must be set to finished to prevent Stop of trigger release

fixed the reset to a more stable and well known solution. -> Gives some Setup Time Problmes. To be checked!

Combiner with onboard CTS. SlowControl only. Reset is now fixed

prepared for retransmission

30 seconds timeout for cfg flash, fixed typo

30 seconds timeout for cfg flash

update software version and media interface files

make SED FPGA size flexible to cope with e.g. MDC-FEE

config_compile script for CRI server in giessen/JLU

start of combiner with integrated CTS. (files for online calib already added)

preparation of threshold FPGA for DiRICH4; still compatible with old one if set in generic to use i2c_prog := c_NO and use of old thresholds.lpf

fix of backpressure problem in online calibration with LUT based almost Full/Empty FIFO wrapper

some fixes for startup in calibration monitoring

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:dirich

adjusted cfg timeout

Startup fix for Online Calibration

Resize media interface region.

Move TDC input stage closer to inputs

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:dirich

changed config

betetr flexibility + less hardware consuming  monitoring

bugfix in  monitoring -AW

added Monitoring -AW

clean up of Calibration -AW

error fixes + debuging outputs

delete sim.mpf -AW

fixes due to simulation -AW

EBR file

...was not in last commit

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:dirich

new calibration Method; old one did not fit in FPGA -W

fix 'included features' in Concentrator

First working Calibration;All FPGAs as one; Chnls are separat calibrated -AW

Calibration Files; First Try -AW

address in data ; FIFO too slow (<4MB/s) -AW

working fifo; missing HubAddress in Data -AW

New Project: combiner with internal calibration - AW

disable unused debug registers

change reset handler to newer scheme

fix calibration clock for DiRich 3

combiner: select right reference time input by default

include dynamic word limit and increase buffer size