first working standalone ADC design

code changes towards Trb5sc based CTS

update template project

correct Hardware ID in Mimosis

first files for CTS port

few updates during ADC development

update digitizer AddOn files

add first ADC files

Merge branch 'master' of jspc29:trb5sc

changed hdmi ports

add empty design for new ADC AddOn

Merge branch 'master' of jspc29:trb5sc

-a

update basic template design for Trb5sc

changed almost nothing, but now deserializer works..

..

gbt core works so far and data is comming back from sca chip

testbench stuff

compiles without timing errors

corrected top level file

added testbench stuff for sca simulation

added stuff to work

added cores again. needs better place..

removed cores from vldb dir

..

corrected config_compile.pl

Merge branch 'master' of jspc29:trb5sc
merge remote stuff

included core in top-level

added testbench stuff

added GBT stuff

renamed files

add 80 MHz output in pll for mimosis readout

started vldb projecta

deactivate changed ecp5 reset routine

added frame states

added i2c and register for pulsing

remove old constant

add reset and reload to gbe standalone

update prj files

update config files, add I2C to IncludedFeatures

Mimosis: Add new common I2C interface, change buffer blocking

swap order of trigger outputs to match Trb3sc

add LED to mimosis design

add new LED scheme to designs

update pinout for Trb5sc v2

add automatic ADC reader to Trb5sc designs

update mimosis design with own GbE link on AddOn

add FE_GPIO pins to pinout file, e.g. for SFP control lines

update config files with backplane/sfp flag

rename gbe entity from gbe_wrapper_single to gbe_wrapper, for compatibility with ecp3

Move 'gbe' project to old directory

move gbe_template to more adequate name

update compile scripts to new software

finalize Trb5sc stand-alone design with GbE and only slow control.  Reset and Reboot via GbE still missing.

GBE template (WIP)

improve timing of cbmrich trb5sc

Improoved or_logic_rj45, still one CLK cycle offset grrrr

Added RJ45 addon trigger or logic project

removed double trb_net16_endpoint_hades_full_gbe, mt

correction from my last commit: trb5sc_cbmrich.prj back to 240MHz, mt

update broadcast addresses depending on design

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb5sc

added, mt

trb5sc_template.prj

update template project with latest files, move to 3.12

Trb5sc for CBM RICH with 240MHz interface, internal CTS, calib, TDC.

added I2C to Mimosis design

add cores for trb5sc GBE project, mentioned in .prj file

additional files and small changes to get trb5sc_gbe compiling

add files/folder for trb5sc GbE project. Project is not operational.

update mimosis readout files

a quick and dirty project to test bit error rate on Serdes links

update mimosis readout project, basic test with artificial comma characters running

update Mimosis for HDMI addon

add config_compile for mimosis

connected trigger ID to DLM trigger generator to solve bug of stuck readout in case of calibration and no DLm messages

correction of bus handler address for uC informations

entity for parsing of Cbm RICH sensor informations from uC AddOn, including simulation tb and DP ram for storage of values.

change MBS part of cbmrich Trb5sc to new version from cri repo and change TDC to stretched edge for ToT

Trb5sc with CRI connectivity for e.g. the CBM RICH detector. Later used for temperature/magneitc field monitoring access and additional TDC input into data stream (e.g. Laser trigger)

Update trb5sc with new Serdes files

add FPGA SIZE

add 16 clock TDC test

update TDC design, add SPI

update Mimosis Design with automatic setting of delay on inputs

change to latest Diamond

add new pinout files for TRB5sc

add SFP serdes

update with I2C

adding some files