some typo errors. Design generates bitstream but has timing errors.

adjustable max size for a mupix data frame

Error in constraints for auxilliary signals

Include time walk measurement into existing design

entity for time walk measurement

Add a Sensor ID to data frames.

Trigger bypass is working now. Inactive sensors are identified by 0xfff00000

Broadcast for reseting the of eventcounters and timestamps (works). The trigger bypass results in a stop the cts read out

Add trigger bypass to Trigger Handler and flag to ignore pixel (0,0) on thinned Mupix6 in Mupix3 Interface. Design synthesizes and will be tested after christmas

Finally Desgin with 2 mupix boards at one periph fpga seems to work nicely after replacing old fifo with version from lattice. Only cosmetic changes should be necessary from here.

Now Readout of first sensor works, but second does not despite readout control signals look good

FiFo 2k depth, 36 bit width

Works fine with 1 sensor per fpga. Implementing 2 sensors leads to timing violation. First FiFo does not save data persistently, while second does.

Independent register for second injection DAC

Add a clock divider to the graycount generator

Inverting signals from the sensorboard

Own FiFo

Seperate address for second injection DAC register

The physics trigger seems to be working now. All data from frame generator is read

Additional trigger_release and trigger_data_valid states. Still Output looks strange

Readout is working with somewhat faulty readout data. The event trailer of last event is send first then event header with the data. This is followd by strange data words and the data trailer.

Board Interface to sync and invert signals from mupix sensorboard

Removed last bugs found by simulation. Now let's see if synthesis is successfull and everythink works on TRB

Found some errors during simulation in trigger handler and mupix interface

A lot corrections of typos and stupid little mistakes

Solved bug in event buffer that last fifo entry was not read on slow control channel (simulated)

Clock generator for mupix 50 MHz clock

small changes related to changes in event buffer and trigger handler

First implementation of Trigger Handler

Write complete Buffer content to TRB buffers if triggered

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3 into MuPix

updated central_hub2 design, added mode for central Hades Hub

Merge branch 'master' of jspc29:trb3

Added Link Tester Modules (cannot synthesize)
Added Debugging Tools for 4ns issue
Some cleaning up to prevent some synplifiy warnings
Reduced output to stdout when compiling (drop not "has no load" warning)

corrected region declaration

Backup (still got 4ns issue)

added Diamond project for Padiwa

TX Gear added, however still buggy

cleanup nxyter stuff

CBMNet Litte clean up in code

CBMNet DLM seem to work. Need to measure whether system
really has a fixed latency.

Merge branch 'master' of jspc29:trb3

Phy finally operational (again)

compiling version with ADC PLLs rearranged

jetzt mit fifo_ts_12to12_dc..

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

all is fine

pending

fuck you
Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

pending

switched TDC test off again

added better fifo handling to padiwa

latest Padiwa TDC test files

new files for simple padiwa-based time measurement (first test only). Off by default

switched to new Diamond

corrected padiwa lpf

new PWM generator with less ressource usage for temperature compensation

new cores for padiwa

Backup

added nx_data_delay

Missing ACK_OUT

Fix Bug with missing Dataword at beginning of hit generation/add readout of eventcounter

Bugfixes in SLV_Readout

Change Write Enable for DAC-SPI Interface (corrected)

Change Write Enable for DAC-SPI Interface

MuPix3_board.vhd with all components

Adjustable delaycounter

Add sources/remove last remaining nxyter lines

Add last components

Change Clocking

Contraints for MuPix Design

EventBuffer for MuPix Data

MuPix SlowControl

Histogramming of MuPix Hitbus

Add EventBuffer FiFo

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

cbmtof project changes

tdc version is added in generic

Merge branch 'master' of jspc29:trb3

CBMNet Work in progress: linking seems to work (not quite stable yet)

cbmtof corrections

cbmrich constraints where missing

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3 into MuPix

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

cbmtof

Merge branch 'master' of jspc29:trb3

new PLL with 50 MHz output

Add SLV-Bus

CBMNet: Work in progress

CBMNet: Work in progress

Remove TLU-Trigger of EUDET-Telescope

added new lpf for MVD roc

updated automatic link for ngo files

Common Clock in MuPix_Board

Merge remote-tracking branch 'origin/master'

changed Padiwa LED to default off. Inverted meaning of LED-disable register

Initial Upload of sources

Add MuPix to trb3_periph

Removed Nxyter Constraints

Deleted Nxyter Sources