Revert "statebits also to ADC clock domain"

This reverts commit 2c86b4b98dcbe5fac40b29e116320c6a7b9cea52.

Conflicts:
ADC/source/adc_processor_cfd.vhd

Revert "DEBUG should be in clk_rd aka ADC clock domain"

This reverts commit 9f9eae72dd826bac4f1023e802d6c913de96dad1.

Conflicts:
ADC/source/adc_ad9219.vhd

Revert "CONTROL better clock domain crossing..."

This reverts commit 353dbfcd01b570f6ce82ee3a7644cde2171565ee.

Revert "Lets try without the state debug stuff"

This reverts commit f3e25f1e7ce05bc738872e86b4f96155aa61e7f6.

use 16 cores now

Lets try without the state debug stuff

some more registers for slow control signals

CONTROL better clock domain crossing...

snapshot modelsim project file

DEBUG should be in clk_rd aka ADC clock domain

snapshot epoch counter at trigger

implement trigger delay

writing out the epoch counter

adding dpram_50x16

statebits also to ADC clock domain

TRIGGER_OUT in adc clock domain

Moving CONF to ADC clock domain...

Simu works

Multicycle does not really solve it I guess

Use ringbuffer in adc readout

adding 50x16 ringbuffer

enabling multicycles again

Add constraints with pure underscore inst specifiers...

adding timings for synplify

Now all regions are defined properly according to floorplan view

Snapshot modellsim project file

left adc stuff is larger...args

Manually locating the ADC processor stuff

Maybe improved config signal handling

also modify ram readout for buffered ram

Enable outreg again

defining UGROUPS

Revert "Adding HGROUPs again..."

This reverts commit ee73bdbd52b4c87e40f2ed1cc13585d8525ab3b3.

Adding HGROUPs again...

Remove hierarchical stuff

unconstrain also other direction...

snapshot modelsim project file

relax clock constraints for slowcontrol stuff

Minor index offset fix

adding files to project

little fix

finished config register stuff (untested...)

Preparing CFD readout mode config

Reformat source of ADC handler

Revert "testing with smaller ram counter"

This reverts commit 4d1d73448ee31788e34c3fc190bd75b9e56d47ac.

this trigger should produce readout race condition

resize ram counters properly

testing with smaller ram counter

Add busy logic to prevent race conditions

Maybe works

Try this as ram readout

No output reg for dpram

Adding buffer readout

Finish RAM event writing

Adding dual port RAM for readout

Integral delay correctly set

Integrator, ZeroX detect

Simulation runs with no warnings

Init config prevents sim messages

Little fix and formatting

CFD signal implemented, not tested yet

Changes to properly init for simulation...

Implement debug slowcontrol stuff

Rename config record names

Correct baseline subtracted signal generated

Finally defined baseline, but averaging not working yet

Default value in ADC makes baseline calculation work

Baseline init problem to be solved, but simulation runs

Correct shift register

Make the testbench test the CFD processor

Baseline averaging works maybe...

Starting standalone CFD processor

Minor config update

Fix for Modelsim

Run ADC FIFO in continuous mode if CFD readout

Introduce READOUT_MODE config option

Make extra modelsim project for CFD

Snapshot modelsim project file

Data output fix

Restart FIFO properly, otherwise sim does not work

use restart

another fix

more sophisticated inter process signaling...

Maybe working dummy dqsinput

Introduce dqsinput, sufficient to simulate deserialize functionality

Fix

Counter on data

Feed all ADCs...

Sim works somehow, now feed in reasonable data

Maybe works

Sim not working yet

Testbenching the AD9219 entity

Register i'th fifo_empty signal

Try with 80MHz

Revert "Made each ADC chip separate entity"

This reverts commit 6968103bf7cbfdc80b86ca0d9c23bed88576fad7.

Conflicts:
ADC/source/adc_ad9219.vhd
ADC/source/adc_ad9219_chip.vhd

Revert "Add ADC chip entity to project"

This reverts commit 45d99340f008c2c8a11234808468b4e24a2722f5.

Remove HGROUP stuff again, maybe this is finally the solution

Try with 64MHz

Add HGROUP to FIFO, to identify it easier in floorplan

Add ADC chip entity to project