TABs removed

hub nobkpl first working version

cleanup for files, DLM ping works

before removing rx_lsm

LED added

missed file in editor

fixed bugs in RX_LSM

playing with probes

ping works now, TRB3sc CTS need recompilation

link establishment works now stable (TM)

M_LINK_FULL_DONE fixed

fixed missing TX_DLM signal

fixed reset issue on rx_rsl.vhd

fixed wrong signal to inhibit TX

debug pins unified

RST komma transmission inside MI

fixed TX startup

WAPZ included, uplink seems to work now

adjustments to code

progress. reset handling can be considered a pain in the ass, again.

still link problems

typo in med_sync_ctrl_RS on debug lines

wrong reset connection fixed

first version of new media interface for ECP3

simulated files for _RS operation

cleanup

TX and RX control cleaned up, simulated

BROKEN: old link reset removed

first RS media interface

first DLM operation included, state of code is approx. 04/2020

text formating

file permissions fixed

1.25Gbps media interfaces without retransmission

SerDes files for 1.25Gbps operation (P-ONE?)

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trbnet

permissions of files changed

add Serdes configurations for ECP5

new hub register to store status of slow control hub logic at reset

add missing PCS file

update ECP5 media interface

add new ECP5 fifos

add a 36x16 fifo for ECP5

change maximum data buffer size to 32k

trb_net_xdna: Add option for external DNA

add register 0x44 - default and broadcast addresses

XCKU MGTs: Set free-running clock freq to 40 MHz

This makes it easier to use the CRI's 40 MHz free-running ("boot")
clock.

XCKU MGTs: Set DISABLE_LOC_XDC to 1

This (undocumented?) feature disables the insertion of MGT location
constraints in the generated XDC files, so that identical transceiver
cores can be instantiated multiple times without triggering critical
warnings and causing problems later.

Clean up XCKU IP cores

- Remove XML files, which are apparently not required
- Set build directory for each core
- Add build directories to gitignore files
- Set XCI options that are otherwise set during build

XCKU MGTs: Add TX PI, BUFSTATUS, optional soft rst

The TX phase interpolator (PI) ports can be used to adjust the TX-data
phase with respect to the reference (and user) clock to achieve
deterministic latency.

The FIFO half full flag can be used to detect the phase between user
clock and XCLK as with the CERN HTPD TX phase aligner:

https://gitlab.cern.ch/HPTD/tx_phase_aligner

(cherry picked from commits
f9ed402b9d8ec37aa3df5d548f1c719ebbf08a75,
55d4774406b555cf9b1665ac97232877d379e92c,
17dd888de508b1e1b274422b0f6ac3559091c89e,
77e7dbe9d0a711f10f97c67384ea5295c18ef327)

Add I2C to streaming_port_sctrl_cts and the component; Add Fifos for ECP5 (Trb5sc)

new ECP5 media interface for 2 links

add small fifo for ECP5 in Hub

Include I2C to hub, add onewire monitor for old designs

Fix error register

update GbE for old mdchub to match shower board settings

XCKU media interface: Reset RX on errors

In some cases the downlink RX logic did not come up correctly after a
reset. This is solved by checking RX data validity after a reset and
applying an RX PMA reset in case of errors.

ECP3 SERDES: Add core for 2.4 Gbps with 240 MHz

Adapt Xilinx SYSMON reader to 120 MHz clock

XCKU MGTs: Change from quads to individual links

This makes it easier to run the transceivers within a single quad as
individual links with separate line rates. Additional changes:

- Change from QPLL to CPLLs.
- Provide a single top entity for multiple possible
  frequency/reference-clock combinations.
- Remove GT reset logic and rely on the TrbNet reset logic. This is not
  fully compatible with GTH cores. In particular, RX PCS reset must be
  ignored. Otherwise, RX allow is asserted too early, and faulty data
  reaches the RX control state machine.
- Change the default equalizer mode to LPM, which is more reliable that
  DFE for 8b10b data with non-random sequences.
- Change the clock-correction sequences to 4 words:
      (K)BC (D)C5 (K)BC (D)50
  and (K)BC (D)50 (K)BC (D)50

XCKU MGTs: Expose transceiver debug ports

This allows the connection of an in-system IBERT core for link debugging
in the instantiating layer.

Overhaul clocking for XCKU MGTs

The clock inputs and outputs are now exposed to the instantiating layer.
This allows more flexible clocking schemes, including a completely
synchrounous system with multiple quads.

The reference-clock frequency is now set 100 MHz, so that it matches the
user-clock frequency.

The single-GT version is removed to simplify maintenance. Where needed,
it can be replaced by the quad version.

fifo_18x16_dualport_oreg_xcku: Add missing ports

Fix Xilinx FIFO counts, remove unused FIFOs

fix sbuf sizes in IObufs

Change settings for Xilinx CDC FIFO

Add safety circuit and change the full-flag reset value. These settings
were found to prevent slow control-related crashes.

Add register for IP address readback

add trb_net_xdna to components so that it is not needed in every project

add trb_net_xdna to components so that it is not needed in every project

add missing sbuf in gbe hub mux

Add UltraScale temperature read-out

Overhaul UltraScale DNA read-out

Update XCKU gtwizard README

XCKU MGTs: Add clock-correction sequence "C5BC"

XCKU quad MGT: Fix control signal assignments

endpoint_hades_full_gbe: Add Xilinx DNA interface

Merge branch 'cbm_cri'

XCKU media interfaces: simplify and clean up

Add XCKU quad-MGT core and clean up code

remove one counter check to allow empty events

add files for GbE-in-Frontend option

Move XCKU sync logic to own dir, fix bus logic

Changes suggested by Jan Michel.

Add Kintex UltraScale FIFOs and GTH for CBM CRI

Migrated from the CBM RICH CRI test repo:

git.cbm.gsi.de/rich/rich_cri

Original code by: Adrian Weber <a.weber@gsi.de>

fixed missing rising_edge() line in timer

WA_POSITION fixed to 0x0

ECP5 cleanup, sync TRBnet preperations

Move outdated files to oldfiles

add both serdes configurations for single serdes in ECP5 to trbnet.git

fix bug when word count is set to 0

prepared media interface for ECP5/hub

regenerated old fifo

some streaming API test files

update onewire interface for stand-alone operation with external mux

move old files to sub directory

small changes to make pexor compile again

apply patches bei Thomas Geßler - syntax fixes

GbE Fifos for ECP5. Fifos > 16k missing

update SCI reader for ECP5

Update ECP5 serdes files

add old SPI interface for designs not compatible with the new features added in January

additional SPI features for non-standard interfaces