encoder name correctiongit add Channel.vhd Channel_200.vhd Encoder_304_Bit.vhd Readout.vhd TDC.vhd tdc_components.vhd

CTS: Minor compile scripts fixes

CTS: Clock select based on config-constant

CTS: ITC on input mux

CTS: Total dead time counter

CTS: Compile script uses single core par, fix bitgen call

CTS: Remove DRIVE for JTTL ports

Should be rom_encoder_3...

CTS: Make it work if no CBM but TDC is enabled

CTS compile script fixes to make it work for Manuel...

CTS changes to make 1.7.x / 1.6.3 TDC switch easier

TDC 1.6.3 changes to conform with 1.7.x component handling

rom encoder update for tdc 1.6.3

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

tdc_components.vhd for tdc version 1.6.x

CTS: Compile on lxhadeb07 does not work...Synplify cant handle missing component declaration?

CTS: Compile scripts updated, syncing config.vhd

update ADC code

32PinAddOn Design updated for tdc_v2.0

tdc release notes update

Merge branch 'master' of jspc29.x-matter.uni-frankfurt.de:trb3

GPIN addon design pin correction

top files and component files for the tdc version 2.0

unnecessary files are removed from tdc test folder

constraints update for version 1.6.3

tdc_v2.0 release

ADC: correct address range to include invalid words as well

one more attribute to get timing right

Finally Desgin with 2 mupix boards at one periph fpga seems to work nicely after replacing old fifo with version from lattice. Only cosmetic changes should be necessary from here.

Now Readout of first sensor works, but second does not despite readout control signals look good

fixed timeout on sctrl bus in hub without gbe

FiFo 2k depth, 36 bit width

Works fine with 1 sensor per fpga. Implementing 2 sensors leads to timing violation. First FiFo does not save data persistently, while second does.

Independent register for second injection DAC

Add a clock divider to the graycount generator

CBMNet: Reboot DLM availabe (send 3 DLMS: 0xd, 0x1, 0xe). Optional GBE disable

CTS: JTTL(15) functions as reboot input (provide 1.28us high-pulse)

CBMNet: Reminder to myself: Don't connect the Reset-Input of a synchroniser to the very reset-signal you want to synchronise ;)

CTS: Back up TDC 1.6.3, Better constraints for design

CBMNet: Test design compatible to bridge, test-lines added, clean-up, constraints

MBS-Recv(+Billboard): Introduced optional Timestamps and Regio-Master

CBMNet: Misc. Clean-Up

CBMNet: Remove OBuf as not required anymore

CBMNet: Undo new-style CTRLBUS as incompatible with ChipScope. Migrated to new new CBMNet PCS-Init-Module, Added some synchroniser (that should not be vital), code clean-up

CTS: Migrated back to TDC 1.6.3 and code clean up

CTS: Migrated back to TDC 1.6.3 and code clean up

CBMNet: PCS-Reset issued when receive a Link-Reinit, Generic signal_sync in contrast to manual syncs, code clean-up

Billboard: Corrected HW-ID

Merge conflict

added checker for ADC words

CBMNET: TX-GEAR back-up

Add Billboard design (includes storage billboard and MBS receiver)

added sed checker to ADC design

CTS: Backup before migrating to TDC v1.6.3 and MBS

symbolic links for the top entities

conflict fix

tdc release 2.0.xx

tdc release 1.7.xx

top file update for designs

base folder update

wasa design update

ADA Addon design update

32PinAddOn design update

cbmtof design update

new pll core

ADC: Compile script now actually works...

remove obselete files

ADC: Patch compile script for GSI machines

CBMNet: Script to convert TrbNet into CBMNet time using TDC data. Tool will now be moved to daqtools

CTS: Timestamp-Included flag was missing in the CTS header

CTS: Included bigger CBMNET read-out buffer in project (and adopted placement), routed add-on input to TDC

CBMNET: Adopted peripherial test design to new pattern generator

CBMNet: Private tool to analyse sync-scheme of bridge

CBMNet: Increase read-out buffer to 128 kb, TrbNet pattern generator for testing the read-out in periph FPGA, small improvements and bug-fix to the bridge

CreateProject: Now supports verilog-includePath and FDC files. Generates ldf-files version 3.2

CBMNet: Test design adopted to new cbmnet_bridge component

CTS: Included TDC v1.7.1 and replace individual CBMNET instance by cbmnet_bridge component

Trigger and Clock Select (not working, but commit necessary as already included in CTS)

CBMNet: Encapsulated whole stack into a dedicated entity

CBMNET: Fine-Tuning of PHY

Inverting signals from the sensorboard

Own FiFo

Seperate address for second injection DAC register

The physics trigger seems to be working now. All data from frame generator is read

Additional trigger_release and trigger_data_valid states. Still Output looks strange

latest version of ADC code. Processor seems to be fine in simulation.

Readout is working with somewhat faulty readout data. The event trailer of last event is send first then event header with the data. This is followd by strange data words and the data trailer.

added clock for power converters to central FPGA

Latest version of adc code, with status trigger

Board Interface to sync and invert signals from mupix sensorboard

Removed last bugs found by simulation. Now let's see if synthesis is successfull and everythink works on TRB

Found some errors during simulation in trigger handler and mupix interface

A lot corrections of typos and stupid little mistakes

added SED to hub design and switched to new Diamond

added 4 MHz clock output for Enpirion regulators

CTS: Back-Up before migrating to CBMNet LPv3

CBM: Wrong status bits for event packer; CTS: clean up

Solved bug in event buffer that last fifo entry was not read on slow control channel (simulated)

Clock generator for mupix 50 MHz clock

small changes related to changes in event buffer and trigger handler